一种逻辑异或门电路及逻辑异或门电路设计方法技术

本发明专利技术提出了一种逻辑异或门电路及逻辑异或门电路设计方法，基于脉冲累加信息编码方式，使用统一神经计算单元，辅以1类信息过滤单元，通过神经计算单元和信息过滤单元的级联实现了逻辑异或门的计算过程。本发明专利技术基于脉冲神经膜系统和匀质神经细胞的逻辑异或门设计方法，将构造逻辑异或门使用的神经计算单元种类降至最少的1种，这有助于利用统一的神经计算单元实现神经电路；利用神经元的级联，实现信息的传递和并行处理，最终实现执行逻辑计算的功能，具有分布式并行的计算特性，可以为神经电路的实现提供可行的计算模型。

A logic XOR gate circuit and its design method

【技术实现步骤摘要】
一种逻辑异或门电路及逻辑异或门电路设计方法本申请是CN201610547969.X专利申请的分案申请申请日：2016年07月04日申请号：201610547969.X专利技术创造名称：一种基于脉冲神经膜系统和匀质神经细胞的逻辑异或门设计方法
本专利技术涉及人工智能领域，特别涉及一种基于脉冲神经膜系统和匀质神经细胞的逻辑异或门设计方法。
技术介绍
神经计算是自然计算的重要分支之一，旨在将人类大脑神经系统中存储信息和智能处理信息的方式抽象为可执行计算的模型。脉冲神经膜系统是一类脉冲神经网络模型，是受人脑所蕴含的计算智能启发得到的高性能神经计算模型。现有技术的主要特点在于使用的神经计算单元的种类太多，从而造成神经电路的实现复杂，计算效率低，计算准确率低。
技术实现思路
为解决上述现有技术的不足，本专利技术提出了一种基于脉冲神经膜系统和匀质神经细胞的逻辑异或门设计方法，利用神经元的级联，实现信息的传递和并行处理，最终实现执行逻辑计算的功能，具有分布式并行的计算特性，可以为神经电路的实现提供可行的计算模型。本专利技术的技术方案是这样实现的：一种基于脉冲神经膜系统和匀质神经细胞的逻辑异或门设计方法，基于脉冲累加信息编码方式，使用统一的神经计算单元，统一神经计算单元的激发表达式为a*/a→a，其中字母a表示脉冲，脉冲的累加表示为字母a的多重集，a*表示为任意数目的累加脉冲；a→a的含义为：“→”左边的脉冲a表示消耗的脉冲数为1，“→”右边的脉冲a表示传递给临近神经计算单元的脉冲数为1；a*/a→a的含义为：神经计算单元中无论积累多少个脉冲，神经计算单元都将激发，每次消耗1个脉冲，向外发送1个脉冲，直至所包含的脉冲数目变为0；逻辑异或门中，第一神经计算单元in1接收第一输入信号，第二神经计算单元in2接收第二输入信号；第一神经计算单元in1使用a*/a→a激发方式，通过突触向第五神经计算单元3发送脉冲；第二神经计算单元in2使用a*/a→a激发方式，通过突触向第六神经计算单元4发送脉冲；第三神经计算单元1使用a*/a→a激发方式，通过突触向第五神经计算单元3发送二次，每次一个脉冲；第四神经计算单元2使用a*/a→a激发方式，通过突触向第六神经计算单元4发送三次，每次一个脉冲；所述第五神经计算单元3使用a*/a→a激发方式，通过突触向第七神经计算单元out发送脉冲；所述第六神经计算单元4使用a*/a→a激发方式，通过突触向第七神经计算单元out发送脉冲；第一信息过滤单元ast1分别与第二神经计算单元in2、第四神经计算单元2到第六神经计算单元4的二条突触连接，将突触上正在传递的脉冲数目与其预设的阈值t＝2进行比较；第二信息过滤单元ast2分别与第一神经计算单元in1、第三神经计算单元1到第五神经计算单元3的二条突触连接，将突触上正在传递的脉冲数目与其预设的阈值t＝2进行比较；第三信息过滤单元ast3分别与第五神经计算单元3、第六神经计算单元4到第七神经计算单元out的二条突触连接，将突触上正在传递的脉冲数目与其预设的阈值t＝2进行比较；情况1：如果正在传递的脉冲数目大于信息过滤单元的阈值t＝2，那么这些脉冲将被信息过滤单元进行过滤移除，此时脉冲无法通过突触到达目标神经计算单元；情况2：如果正在传递的脉冲数目小于信息过滤单元的阈值t＝2，那么这些脉冲将顺利通过突触到达目标神经计算单元；本专利技术的有益效果是：(1)将构造逻辑异或门使用的神经计算单元种类降至最少的1种，这有助于利用统一的神经计算单元实现神经电路；(2)利用神经元的级联，实现信息的传递和并行处理，最终实现执行逻辑计算的功能，具有分布式并行的计算特性，可以为神经电路的实现提供可行的计算模型。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本专利技术的神经计算单元的示意图；图2为本专利技术的信息过滤单元的示意图；图3为本专利技术的逻辑异或门的结构示意图。具体实施方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。本专利技术提出了一种基于脉冲神经膜系统和匀质神经细胞的逻辑异或门设计方法，基于脉冲累加信息编码方式，使用统一神经计算单元(也称为匀质神经计算单元)，辅以1类信息过滤单元，通过神经计算单元和信息过滤单元的级联实现了逻辑异或门的计算过程。如图1所示，统一神经计算单元的激发表达式表示为a*/a→a，其中以字母a表示脉冲，脉冲的累加表示为字母a的多重集(如k个脉冲的累加表示为ak)。上述激发表达式中，a*表示为任意数目的累加脉冲；a→a的含义为：“→”左边的脉冲a表示消耗的脉冲数为1，“→”右边的脉冲a表示传递给临近神经元的脉冲数为1；a*/a→a的含义为：神经计算单元中无论积累多少个脉冲，神经元都将激发，每次消耗1个脉冲，向外发送1个脉冲，直至所包含的脉冲数目变为0。如图2所示，信息过滤单元与多条突触连接，突触是连接神经计算单元和脉冲传递的通道。某一时刻，该神经过滤单元连接的突触上正在传递的脉冲数目与其预设的阈值进行比较：情况1：如果正在传递的脉冲数目大于等于信息过滤单元的阈值t＝2，那么这些脉冲将被信息过滤单元进行过滤移除，此时脉冲无法通过突触到达目标神经计算单元；情况2：如果正在传递的脉冲数目小于信息过滤单元的阈值t＝2，那么这些脉冲将顺利通过突触到达目标神经计算单元。本专利技术采取脉冲累加的方式对信息进行编码。若读取数字为1，则神经计算单元输入2个脉冲a2；若读取数字为0，则神经计算单元输入1个脉冲a。基于脉冲神经膜系统构建的逻辑异或门的计算结果编码为脉冲形式：若计算结果为1，则系统终值计算时发送出2个脉冲；若计算结果为0，则系统终值计算时发送出1个脉冲。本专利技术基于脉冲神经膜系统和匀质神经细胞的逻辑异或门如图3所示，第一神经计算单元in1接收第一输入信号，第二神经计算单元in2接收第二输入信号；第一神经计算单元in1使用a*/a→a激发方式，通过突触向第五神经计算单元3发送脉冲；第二神经计算单元in2使用a*/a→a激发方式，通过突触向第六神经计算单元4发送脉冲；第三神经计算单元1使用a*/a→a激发方式，通过突触向第五神经计算单元3发送二次，每次一个脉冲；第四神经计算单元2使用a*/a→a激发方式，通过突触向第六神经计算单元4发送三次，每次一个脉冲；所述第五神经计算单元3使用a*/a→a激发方式，通过突触向第七神经计算单元out发送脉本文档来自技高网...

【技术保护点】
1.一种逻辑异或门电路，采用现有神经计算单元硬件电路，其特征在于，包括：第一神经计算单元、第二神经计算单元、第三神经计算单元、第四神经计算单元、第五神经计算单元、第六神经计算单元、第七神经计算单元；其中，/n第一神经计算单元(in

【技术特征摘要】
1.一种逻辑异或门电路，采用现有神经计算单元硬件电路，其特征在于，包括：第一神经计算单元、第二神经计算单元、第三神经计算单元、第四神经计算单元、第五神经计算单元、第六神经计算单元、第七神经计算单元；其中，
第一神经计算单元(in1)接收第一输入信号，第二神经计算单元(in2)接收第二输入信号；第一神经计算单元(in1)通过突触向第五神经计算单元(3)发送脉冲；第二神经计算单元(in2)通过突触向第六神经计算单元(4)发送脉冲；第三神经计算单元(1)通过突触向第五神经计算单元(3)发送二次，每次一个脉冲；第四神经计算单元(2)通过突触向第六神经计算单元(4)发送三次，每次一个脉冲；所述第五神经计算单元(3)通过突触向第七神经计算单元(out)发送脉冲；所述第六神经计算单元(4)通过突触向第七神经计算单元(out)发送脉冲；
第一信息过滤单元(ast1)分别与第二神经计算单元(in2)、第四神经计算单元(2)到第六神经计算单元(4)的两条突触连接，将突触上正在传递的脉冲数目与其预设的阈值t＝2进行比较；
第二信息过滤单元(ast2)分别与第一神经计算单元(in1)、第三神经计算单元(1)到第五神经计算单元(3)的两条突触连接，将突触上正在传递的脉冲数目与其预设的阈值t＝2进行比较；
第三信息过滤单元(ast3)分别与第五神经计算单元(3)、第六神经计算单元(4)到第七神经计算单元(out)的二条突触连接，将突触上正在传递的脉冲数目与其预设的阈值t＝2进行比较；
情况1：如果正在传递的脉冲数目大于等于信息过滤单元的阈值，那么这些脉冲将被信息过滤单元进行过滤移除，此时脉冲无法通过突触到达目标神经计算单元；
情况2：如果正在传递的脉冲数目小于信息过滤单元的阈值，那么这些脉冲将顺利通过突触到达目标神经计算单元。


2.如权利要求1所述的一种逻辑异或门电路，其特征在于，
所述第一神经计算单元、第二神经计算单元、第三神经计算单元、第四神经计算单元、第五神经计算单元、第六神经计算单元、第七神经计算单元采用统一的激发方式。


3.如权利要求2所述的一种逻辑异或门电路，其特征在于，
所述第一神经计算单元、第二神经计算单元、第三神经计算单元、第四神经计算单元、第五神经计算单元、第六神经计算单元、第七神经计算单元统一为：基于脉冲累加信息编码方式，其激发方式为无论积累多少个脉冲，神经计算单元都将激发，每次消耗1个脉冲，向外发送1个脉冲，直至所包含的脉冲数目变为0。


4.如权利要求2所述的一种逻辑异或门电路，其特征在于，
所述第一神经计算单元、第二神经计算单元、第三神经计算单元、第四神经计算单元、第五神经计算单元、第六神经计算单元、第七神经计算单元统一为：
基于脉冲累加信息编码方式，其激发方式为a*/a→a；其中，
字母a表示脉冲，脉冲的累加表示为字母a的多重集；
a*表示为任意数目的累加脉冲；
“→”左边的脉冲a表示消耗的脉冲数为1，“→”右边的脉冲...

【专利技术属性】
技术研发人员：王珣，朱虎，李忠伟，崔学荣，
申请(专利权)人：中国石油大学华东，
类型：发明
国别省市：山东;37