一种结合CPLD与UART的debug方法、系统及设备技术方案

本发明专利技术提出的一种结合CPLD与UART的debug方法、系统及设备，CPLD通过内部逻辑程式设计，得知目前的GPIO输入输出准位是高还是低。再透过UART通讯介面将每个GPIO的准位透过事先定义好的符码传递出去。本发明专利技术可将CPLD的多个GPIO的逻辑准位以符码的方式让使用者快速得知，无须开盖即可得知CPLD的多个GPIO的逻辑准位，并可透过BMC纪录下来，以方便事后分析问题。

A debug method, system and equipment based on CPLD and UART

【技术实现步骤摘要】
一种结合CPLD与UART的debug方法、系统及设备
本专利技术涉及计算机应用
，更具体的说是涉及一种结合CPLD与UART的debug方法、系统及设备。
技术介绍
复杂可程式逻辑装置(英语：ComplexProgrammableLogicDevice,CPLD)，CPLD适合用来实现各种运算和组合逻辑(combinationallogic)。一颗CPLD内等于包含了数颗的PAL(可程式阵列逻辑)，各PAL(逻辑区段)间的互接连线也可以进行程式性的规划、烧录，CPLD运用这种多合一(All-In-One)的整合作法，使其一颗就能实现数千个逻辑闸，甚至数十万个逻辑闸才能构成的电路。CPLD在现今的电子电路设计中有很多应用。CPLD有非常多的GPIO脚位，可用来当作输入或是输出高逻辑或低逻辑准位，举例来说，在服务器当中会有很多电源模组的enable输出信号，或是从电源模组输入powergood信号，或是从不同缆线及部件的present输入信号，以及各式各样的高准备低准位的select输出信号，还有各芯片的reset输出讯号…等等。以本文档来自技高网...

【技术保护点】
1.一种结合CPLD与UART的debug方法，其特征在于，包括：/n将CPLD与UART连接，通过UART采集CPLD信号端的逻辑准位；/n建立预设字符与CPLD信号端的逻辑准位的对应关系；/n将采集的CPLD信号端的逻辑准位转换为预设字符，形成CPLD的信号符码；/n通过UART将CPLD的信号符码发送至测试数据采集端。/n

【技术特征摘要】
1.一种结合CPLD与UART的debug方法，其特征在于，包括：
将CPLD与UART连接，通过UART采集CPLD信号端的逻辑准位；
建立预设字符与CPLD信号端的逻辑准位的对应关系；
将采集的CPLD信号端的逻辑准位转换为预设字符，形成CPLD的信号符码；
通过UART将CPLD的信号符码发送至测试数据采集端。


2.根据权利要求1所述的结合CPLD与UART的debug方法，其特征在于，还包括：
通过UART将CPLD的信号符码发送至BMC；
BMC将收到的CPLD的信号符码写入预设的log文件中。


3.根据权利要求1所述的结合CPLD与UART的debug方法，其特征在于，所述CPLD的信号端包括：
输入信号端GPIO_1，所述输入信号包括高逻辑准位和低逻辑准位；
输出信号端GPIO_2，所述输出信号包括高逻辑准位、低逻辑准位和高阻抗逻辑准位。


4.根据权利要求3所述的结合CPLD与UART的debug方法，其特征在于，所述建立预设字符与CPLD信号端的逻辑准位的对应关系包括：
GPIO_1为低逻辑准位输入时，用字符0表示；
GPIO_1为高逻辑准位输入时，用字符1表示；
GPIO_2为低逻辑准位输入时，用字符0表示；
GPIO_...

【专利技术属性】
技术研发人员：高翊展，
申请(专利权)人：苏州浪潮智能科技有限公司，
类型：发明
国别省市：江苏;32