集成电路及电子设备制造技术

本发明专利技术提供了一种集成电路，包括可配置为处理音频数据样本流的数字混合核，所述数字混合核包括混合构件，所述混合构件包括：混合器；至少第一源数据缓冲器和第二源数据缓冲器；至少第一目的地数据缓冲器(Z1/Z2)；所述混合构件可配置为重复地建立至少一个信号路径。本发明专利技术的集成电路用于将消费者设备中的多个信号源和信号目的地互连。

【技术实现步骤摘要】
集成电路及电子设备本申请为申请日为2012年5月25日、申请号为2012800371674、名称为“数字信号路由电路”的专利技术专利申请的分案申请。本申请是针对申请日为2012年5月25日、申请号为2017103017972、名称为“数字信号路由电路”的分案申请提出的。
本专利技术涉及信号路由电路，尤其是能够被用作数字音频集线器的信号路由电路，用于将消费者设备(其中智能电话只是一个例子)中的多个信号源和信号目的地互连。
技术介绍
已知提供充当“音频集线器”的集成电路，它能够从模拟源和数字源接收若干信号，将模拟信号转换成数字信号，然后在数字域中组合或处理该信号，以生成输出信号。如果要求，则该输出信号可以被音频集线器转换成模拟信号，以被施加至模拟换能器(诸如耳机(headphone)或扬声器(speaker))。这样的数字音频集线器设备可以被纳入消费者设备(诸如智能电话或类似物)，从而允许接收到的信号被以预定方式处理。期望的是，允许该“音频集线器”集成电路的消费者使用它来以灵活方式将消费者设备内的若干不同信号处理部件互连，而不受限于特定外部设备或特定处理路径。
技术实现思路
根据本专利技术的一方面，提供了一种集成电路，包括可配置为处理音频数据样本流的数字混合核，所述数字混合核包括混合构件，所述混合构件包括：混合器，所述混合器包括乘累加器，所述乘累加器包括乘累加器输入和乘累加器输出；至少第一源数据缓冲器和第二源数据缓冲器(A1/A2和B1/B2)，每个相应地可配置为重复地接收相应的至少第一音频数据样本和第二音频数据样本(A和B)，并且重复地存储所述相应的至少第一音频数据样本和第二音频数据样本；至少第一目的地数据缓冲器(Z1/Z2)，可配置为重复地存储相应的至少第三音频数据样本，并且重复地发送所述至少第三音频数据样本(Z)；所述混合构件可配置为通过以下方式重复地建立至少一个信号路径：在一个采样时钟(SCK)的一个周期(T1)内接收第一音频数据样本(处理A)；将所述第一音频数据样本存储在第一数据源缓冲器(A1/A2)中长达所述周期(T1)的剩余部分以及长达所述采样时钟(SCK)的整个下一个周期(T2)；在所述周期(T1)内接收至少一个第二音频数据样本(处理B)；将该第二音频数据样本或每个第二音频数据样本存储在相应的第二数据源缓冲器(B1/B2)中长达所述周期(T1)的剩余部分以及长达整个所述下一个周期(T2)；在所述下一个周期(T2)内取得所述所存储的第一音频数据样本；将所述第一音频数据样本乘以第一乘法系数，从而在所述下一个周期(T2)内生成第一部分总和；在所述下一个周期(T2)内临时存储所述第一部分总和；在所述下一个周期(T2)内取得所述所存储的至少一个第二音频数据样本；将该第二音频数据样本或每个第二音频数据样本乘以相应的第二乘法系数，由此在所述下一个周期(T2)内生成至少一个相应的第二部分总和；将所述第一部分总和与所述至少一个第二部分总和相加，以在所述下一个周期(T2)内生成第三音频数据样本；以及将所述第三音频数据样本存储在数据目的地缓冲器(Z1/Z2)中长达所述下一个周期(T2)的剩余部分以及长达接下来的下一个周期(T3)的持续时间。根据本专利技术的集成电路，还包括至少一个输入，该至少一个输入具有与之关联的源数据缓冲器。根据本专利技术的集成电路，还包括至少一个输出，该至少一个输出具有与之关联的目的地数据缓冲器。根据本专利技术的集成电路，还包括至少一个信号处理块，该至少一个信号处理块具有与之关联的源数据缓冲器和目的地数据缓冲器。根据本专利技术的集成电路，包括至少一个完全可编程的信号处理块。根据本专利技术的集成电路，包括至少一个部分可编程的信号处理块。根据本专利技术的集成电路，包括用于执行一个特定功能的至少一个信号处理块，该至少一个信号处理块具有至少一个可控制的参数。根据本专利技术的集成电路，还包括：源选择器，包括至少第一源选择器输入和第二源选择器输入，以及一个源选择器输出，所述至少第一源选择器输入和第二源选择器输入被连接到相应的至少第一源数据缓冲器和第二源数据缓冲器，并且所述源选择器输出被连接到所述乘累加器输入，所述源选择器可配置为重复地将所述至少第一源数据缓冲器和第二源数据缓冲器中的任何一个耦合到所述源选择器输出；以及目的地选择器，包括一目的地选择器输入以及至少一个目的地选择器输出，所述目的地选择器输入被连接到所述乘累加器输出，并且所述至少一个目的地选择器输出被连接到相应的所述至少一个目的地数据缓冲器，所述目的地选择器可配置为重复地将所述目的地选择器输入耦合到所述至少第一目的地数据缓冲器。根据本专利技术的集成电路，还包括控制器，该控制器用于限定该信号路径或每个信号路径的第一数据源缓冲器和第二数据源缓冲器以及数据目的地缓冲器。根据本专利技术的集成电路，其中该控制器被配置为限定该信号路径或每个信号路径的第一乘法系数和第二乘法系数。根据本专利技术的集成电路，其中该混合构件可配置为建立多个所述信号路径。根据本专利技术的集成电路，其中该混合构件可配置为建立具有不同的相应采样时钟周期的多个所述信号路径。根据本专利技术的集成电路，其中该混合器包括在乘累加器输入与乘累加器输出之间的旁路路径。根据本专利技术的集成电路，其中该混合构件包括多个所述混合器，这些混合器具有相应的乘累加器，每个相应的乘累加器输入可连接到源数据缓冲器中的任何一个，并且每个相应的乘累加器输出可连接到所述目的地数据缓冲器中的一相应的子组。根据本专利技术的集成电路，其中该混合构件包括多个所述混合器，这些混合器具有相应的乘累加器，每个相应的乘累加器输入可连接到所述源数据缓冲器中的任何一个，并且每个相应的乘累加器输出可连接到所述目的地数据缓冲器中的任何一个。根据本专利技术的另一方面，提供了一种电子设备，包括上面所述的集成电路。根据本专利技术的另一方面，提供了一种通信设备，包括上面所述的集成电路。根据本专利技术的另一方面，提供了一种处理音频数据样本流的方法，所述方法包括重复地执行如下步骤：在一个采样时钟(SCK)的一个周期(T1)内接收第一音频数据样本(处理A)；将所述第一音频数据样本存储在第一数据源缓冲器(A1/A2)中长达所述周期(T1)的剩余部分以及长达所述采样时钟(SCK)的整个下一个周期(T2)；在所述周期(T1)内接收至少一个第二音频数据样本(处理B)；将该第二音频数据样本或每个第二音频数据样本存储在相应的第二数据源缓冲器(B1/B2)中长达所述周期(T1)的剩余部分以及长达整个所述下一个周期(T2)；在所述下一个周期(T2)内取得所述所存储的第一音频数据样本；将所述第一音频数据样本乘以第一乘法系数，从而在所述下一个周期(T2)内生成第一部分总和；在所述下一个周期(T2)内临时存储所述第一部分总和；在所述下一个本文档来自技高网...

【技术保护点】
1.一种集成电路，包括：/n数字混合器核，可配置为将音频数据样本流进行混合，所述数字混合核包括：/n多个数字信号处理块，每个数字信号处理块包括：/n一个或多个源端口，可配置为以相应的采样时钟率发送相应的音频数据样本；以及/n一个或多个目的地端口，可配置为以相应的采样时钟率接收相应的音频数据样本，/n该数字混合核还包括：/n混合器，包括乘累加块，所述乘累加块包括输入和输出，所述混合器可配置为响应于所接收的数据时钟来组合音频数据样本；/n时钟生成器，可配置为生成至少所述数据时钟；/n源选择器，可配置为将所述乘累加块输入耦合到所述一个或多个源端口中的任何一个；以及/n目的地选择器，可配置为将所述乘累加块输出耦合到所述一个或多个目的端口中的任何一个；/n其中所述源选择器和所述目的地选择器分别以所述数据时钟的频率依序可配置，以依次建立一组经过该混合器的信号路径，每个信号路径包括所述一个或多个目的地端口中的任何一个目的地端口和所述一个或多个源端口中的一个或多个源端口；以及/n其中所述数据时钟的频率小于为每个目的地端口在每个相应的采样时钟的一个周期内建立包括每个源端口的信号路径所必要的频率。/n

【技术特征摘要】
20110527 GB 1109012.3;20110527 US 61/491,0411.一种集成电路，包括：
数字混合器核，可配置为将音频数据样本流进行混合，所述数字混合核包括：
多个数字信号处理块，每个数字信号处理块包括：
一个或多个源端口，可配置为以相应的采样时钟率发送相应的音频数据样本；以及
一个或多个目的地端口，可配置为以相应的采样时钟率接收相应的音频数据样本，
该数字混合核还包括：
混合器，包括乘累加块，所述乘累加块包括输入和输出，所述混合器可配置为响应于所接收的数据时钟来组合音频数据样本；
时钟生成器，可配置为生成至少所述数据时钟；
源选择器，可配置为将所述乘累加块输入耦合到所述一个或多个源端口中的任何一个；以及
目的地选择器，可配置为将所述乘累加块输出耦合到所述一个或多个目的端口中的任何一个；
其中所述源选择器和所述目的地选择器分别以所述数据时钟的频率依序可配置，以依次建立一组经过该混合器的信号路径，每个信号路径包括所述一个或多个目的地端口中的任何一个目的地端口和所述一个或多个源端口中的一个或多个源端口；以及
其中所述数据时钟的频率小于为每个目的地端口在每个相应的采样时钟的一个周期内建立包括每个源端口的信号路径所必要的频率。


2.根据权利要求1所述的集成电路，还包括控制块，用于配置该源选择器和该目的地选择器。


3.根据权利要求1或2所述的集成电路，还包括控制块，用于控制时钟生成器以在所述频率生成数据时钟。


4.根据权利要求3所述的集成电路，其中数据时钟频率是基于所限定的经过该混合器的信号路径的数目来控制的。


5.根据权利要求3或4所述的集成电路，其中数据时钟频率是基于所限定的经过该混合器的信号路径的相应的采样率来控制的。


6.根据权利要求3、4或5所述的集成电路，其中该控制块还控制被供给给该混合器的供给电压。


7.根据权利要求6所述的集成电路，其中被供给给该混合器的该供给电压是基于该数据时钟频率来控制的。


8.根据权利要求3至7中任一权利要求所述的集成电路，其中该控制块包括混合器利用预测器，用于识别每个所限定的信号路径，用于估计该混合器待在指定时间区间中为每个所限定的信号路径执行的计算的数目，以及用于设置该数据时钟频率以使得所述数目的计算能够在该指定时间区间中被执行。


9.根据权利要求8所述的集成电路，其中该控制块被配置为接收识别了多个可用的时钟频率的输入，以及将被供给给该混合器的数据时钟频率选择为这些可用的数据时钟频率中被估计使得所述数目的计算能够在该指定时间区间中被执行的最低的数据时钟频率。


10.根据权利要求1所述的集成电路，
其中该时钟生成器可配置为生成处于相应的不同频率的多个时钟信号；以及
其中该混合器是多个功能块之一，每个功能块要求一个处于一优选频率的时钟信号；
其中该集成电路还包括与每个功能块关联的选择电路系统，用于接收所述多个时钟信号，并且被配置为将处于该优选频率的时钟信号传送到关联的功能块。


11.根据权利要求10所述的集成电路，还包括逻辑电路，所述逻...

【专利技术属性】
技术研发人员：G·马凯，J·韦格纳，G·迈克里奥德，
申请(专利权)人：思睿逻辑国际半导体有限公司，
类型：发明
国别省市：英国;GB