集成电路及包括该集成电路的通信设备和电子设备制造技术

本发明专利技术提供了一种集成电路，包括可配置为处理音频数据样本流的数字混合核，所述数字混合核包括混合构件，所述混合构件包括：混合器；至少第一源数据缓冲器和第二源数据缓冲器；至少第一目的地数据缓冲器(Z1/Z2)；所述混合构件可配置为重复地建立至少一个信号路径。本发明专利技术的集成电路用于将消费者设备中的多个信号源和信号目的地互连。

【技术实现步骤摘要】
集成电路及包括该集成电路的通信设备和电子设备本申请为申请日为2012年5月25日、申请号为2012800371674、名称为“数字信号路由电路”的专利技术专利申请的分案申请。本申请是针对申请日为2012年5月25日、申请号为2017103017972、名称为“数字信号路由电路”的分案申请提出的。
本专利技术涉及信号路由电路，尤其是能够被用作数字音频集线器的信号路由电路，用于将消费者设备(其中智能电话只是一个例子)中的多个信号源和信号目的地互连。
技术介绍
已知提供充当“音频集线器”的集成电路，它能够从模拟源和数字源接收若干信号，将模拟信号转换成数字信号，然后在数字域中组合或处理该信号，以生成输出信号。如果要求，则该输出信号可以被音频集线器转换成模拟信号，以被施加至模拟换能器(诸如耳机(headphone)或扬声器(speaker))。这样的数字音频集线器设备可以被纳入消费者设备(诸如智能电话或类似物)，从而允许接收到的信号被以预定方式处理。期望的是，允许该“音频集线器”集成电路的消费者使用它来以灵活方式将消费者设备内的若干不同信号处理部件互连，而不受限于特定外部设备或特定处理路径。
技术实现思路
根据本专利技术的一方面，提供了一种集成电路，包括可配置为处理音频数据样本流的数字混合核，所述数字混合核包括混合构件，所述混合构件包括：混合器，所述混合器包括乘累加器，所述乘累加器包括乘累加器输入和乘累加器输出；至少第一源数据缓冲器和第二源数据缓冲器(A1/A2和B1/B2)，每个相应地可配置为重复地接收相应的至少第一音频数据样本和第二音频数据样本(A和B)，并且重复地存储所述相应的至少第一音频数据样本和第二音频数据样本；至少第一目的地数据缓冲器(Z1/Z2)，可配置为重复地存储相应的至少第三音频数据样本，并且重复地发送所述至少第三音频数据样本(Z)；所述混合构件可配置为通过以下方式重复地建立至少一个信号路径：在一个采样时钟(SCK)的一个周期(T1)内接收第一音频数据样本(处理A)；将所述第一音频数据样本存储在第一数据源缓冲器(A1/A2)中长达所述周期(T1)的剩余部分以及长达所述采样时钟(SCK)的整个下一个周期(T2)；在所述周期(T1)内接收至少一个第二音频数据样本(处理B)；将该第二音频数据样本或每个第二音频数据样本存储在相应的第二数据源缓冲器(B1/B2)中长达所述周期(T1)的剩余部分以及长达整个所述下一个周期(T2)；在所述下一个周期(T2)内取得所述所存储的第一音频数据样本；将所述第一音频数据样本乘以第一乘法系数，从而在所述下一个周期(T2)内生成第一部分总和；在所述下一个周期(T2)内临时存储所述第一部分总和；在所述下一个周期(T2)内取得所述所存储的至少一个第二音频数据样本；将该第二音频数据样本或每个第二音频数据样本乘以相应的第二乘法系数，由此在所述下一个周期(T2)内生成至少一个相应的第二部分总和；将所述第一部分总和与所述至少一个第二部分总和相加，以在所述下一个周期(T2)内生成第三音频数据样本；以及将所述第三音频数据样本存储在数据目的地缓冲器(Z1/Z2)中长达所述下一个周期(T2)的剩余部分以及长达接下来的下一个周期(T3)的持续时间。根据本专利技术的集成电路，还包括至少一个输入，该至少一个输入具有与之关联的源数据缓冲器。根据本专利技术的集成电路，还包括至少一个输出，该至少一个输出具有与之关联的目的地数据缓冲器。根据本专利技术的集成电路，还包括至少一个信号处理块，该至少一个信号处理块具有与之关联的源数据缓冲器和目的地数据缓冲器。根据本专利技术的集成电路，包括至少一个完全可编程的信号处理块。根据本专利技术的集成电路，包括至少一个部分可编程的信号处理块。根据本专利技术的集成电路，包括用于执行一个特定功能的至少一个信号处理块，该至少一个信号处理块具有至少一个可控制的参数。根据本专利技术的集成电路，还包括：源选择器，包括至少第一源选择器输入和第二源选择器输入，以及一个源选择器输出，所述至少第一源选择器输入和第二源选择器输入被连接到相应的至少第一源数据缓冲器和第二源数据缓冲器，并且所述源选择器输出被连接到所述乘累加器输入，所述源选择器可配置为重复地将所述至少第一源数据缓冲器和第二源数据缓冲器中的任何一个耦合到所述源选择器输出；以及目的地选择器，包括一目的地选择器输入以及至少一个目的地选择器输出，所述目的地选择器输入被连接到所述乘累加器输出，并且所述至少一个目的地选择器输出被连接到相应的所述至少一个目的地数据缓冲器，所述目的地选择器可配置为重复地将所述目的地选择器输入耦合到所述至少第一目的地数据缓冲器。根据本专利技术的集成电路，还包括控制器，该控制器用于限定该信号路径或每个信号路径的第一数据源缓冲器和第二数据源缓冲器以及数据目的地缓冲器。根据本专利技术的集成电路，其中该控制器被配置为限定该信号路径或每个信号路径的第一乘法系数和第二乘法系数。根据本专利技术的集成电路，其中该混合构件可配置为建立多个所述信号路径。根据本专利技术的集成电路，其中该混合构件可配置为建立具有不同的相应采样时钟周期的多个所述信号路径。根据本专利技术的集成电路，其中该混合器包括在乘累加器输入与乘累加器输出之间的旁路路径。根据本专利技术的集成电路，其中该混合构件包括多个所述混合器，这些混合器具有相应的乘累加器，每个相应的乘累加器输入可连接到源数据缓冲器中的任何一个，并且每个相应的乘累加器输出可连接到所述目的地数据缓冲器中的一相应的子组。根据本专利技术的集成电路，其中该混合构件包括多个所述混合器，这些混合器具有相应的乘累加器，每个相应的乘累加器输入可连接到所述源数据缓冲器中的任何一个，并且每个相应的乘累加器输出可连接到所述目的地数据缓冲器中的任何一个。根据本专利技术的另一方面，提供了一种电子设备，包括上面所述的集成电路。根据本专利技术的另一方面，提供了一种通信设备，包括上面所述的集成电路。根据本专利技术的另一方面，提供了一种处理音频数据样本流的方法，所述方法包括重复地执行如下步骤：在一个采样时钟(SCK)的一个周期(T1)内接收第一音频数据样本(处理A)；将所述第一音频数据样本存储在第一数据源缓冲器(A1/A2)中长达所述周期(T1)的剩余部分以及长达所述采样时钟(SCK)的整个下一个周期(T2)；在所述周期(T1)内接收至少一个第二音频数据样本(处理B)；将该第二音频数据样本或每个第二音频数据样本存储在相应的第二数据源缓冲器(B1/B2)中长达所述周期(T1)的剩余部分以及长达整个所述下一个周期(T2)；在所述下一个周期(T2)内取得所述所存储的第一音频数据样本；将所述第一音频数据样本乘以第一乘法系数，从而在所述下一个周期(T2)内生成第一部分总和；在所述下一个周期(T2)内临时存储所述第一部分本文档来自技高网...

【技术保护点】
1.一种集成电路，包括：/n数字混合核，可配置为组合多个音频数据样本流，所述数字混合核包括：/n多个数字信号处理块，其中所述数字信号处理块中的每一个包括一源端口和一目的地端口，所述数字信号处理块中的每一个可配置为：在所述目的地端口以一相应的采样时钟率接收音频数据样本流，处理接收到的音频数据样本流，并且从所述源端口以所述相应的采样时钟率发送已处理的音频数据样本流；/n时钟生成器，可配置为生成至少一个数据时钟；以及/n混合构件，所述混合构件包括：/n混合器，包括乘累加器，所述乘累加器包括一乘累加器输入和一乘累加器输出，所述混合器可配置为响应于所述数据时钟来组合音频数据样本；/n源选择器，包括多个源选择器输入和一源选择器输出，所述源选择器输出连接至所述乘累加器输入，/n多个源缓冲器，所述源缓冲器中的每一个相应地连接在一所述源端口与一所述源选择器输入之间，每个源缓冲器可配置为临时存储一相应的所述所发送的音频数据样本流中的一个样本，/n其中所述源选择器可配置为响应于源选择器控制信号来将所述相应的源缓冲器中的任何一个耦合至所述乘累加器输入；/n目的地选择器，包括一目的地选择器输入和多个目的地选择器输出，所述目的地选择器输入连接至所述乘累加器输出，/n多个目的地缓冲器，每个目的地缓冲器相应地连接在一所述目的地端口与一所述目的地选择器输出之间，每个目的地缓冲器可配置为临时存储一相应的所述组合的音频数据样本流中的一个样本，/n其中所述目的地选择器可配置为响应于一目的地选择器控制信号来将所述相应的目的地缓冲器中的任何一个耦合至所述乘累加器输出；以及/n可编程存储电路系统，可配置为存储多个配置数据组，所述多个配置数据组中的每一个分别限定一个信号路径，所述信号路径包括至少两个源端口和一目的地端口；以及/n控制器，耦合至所述可编程存储电路系统、所述源选择器和所述目的地选择器，所述控制器被配置为接收多个配置数据，并且利用源选择器控制信号来控制所述源选择器，利用目的地选择器控制信号来控制所述目的地选择器，以在相应的采样时钟的每个周期内，响应于所述数据时钟在时分复用的基础上建立多个相应的所述所限定的信号路径中的每一个。/n...

【技术特征摘要】
20110527 GB 1109012.3;20110527 US 61/491,0411.一种集成电路，包括：
数字混合核，可配置为组合多个音频数据样本流，所述数字混合核包括：
多个数字信号处理块，其中所述数字信号处理块中的每一个包括一源端口和一目的地端口，所述数字信号处理块中的每一个可配置为：在所述目的地端口以一相应的采样时钟率接收音频数据样本流，处理接收到的音频数据样本流，并且从所述源端口以所述相应的采样时钟率发送已处理的音频数据样本流；
时钟生成器，可配置为生成至少一个数据时钟；以及
混合构件，所述混合构件包括：
混合器，包括乘累加器，所述乘累加器包括一乘累加器输入和一乘累加器输出，所述混合器可配置为响应于所述数据时钟来组合音频数据样本；
源选择器，包括多个源选择器输入和一源选择器输出，所述源选择器输出连接至所述乘累加器输入，
多个源缓冲器，所述源缓冲器中的每一个相应地连接在一所述源端口与一所述源选择器输入之间，每个源缓冲器可配置为临时存储一相应的所述所发送的音频数据样本流中的一个样本，
其中所述源选择器可配置为响应于源选择器控制信号来将所述相应的源缓冲器中的任何一个耦合至所述乘累加器输入；
目的地选择器，包括一目的地选择器输入和多个目的地选择器输出，所述目的地选择器输入连接至所述乘累加器输出，
多个目的地缓冲器，每个目的地缓冲器相应地连接在一所述目的地端口与一所述目的地选择器输出之间，每个目的地缓冲器可配置为临时存储一相应的所述组合的音频数据样本流中的一个样本，
其中所述目的地选择器可配置为响应于一目的地选择器控制信号来将所述相应的目的地缓冲器中的任何一个耦合至所述乘累加器输出；以及
可编程存储电路系统，可配置为存储多个配置数据组，所述多个配置数据组中的每一个分别限定一个信号路径，所述信号路径包括至少两个源端口和一目的地端口；以及
控制器，耦合至所述可编程存储电路系统、所述源选择器和所述目的地选择器，所述控制器被配置为接收多个配置数据，并且利用源选择器控制信号来控制所述源选择器，利用目的地选择器控制信号来控制所述目的地选择器，以在相应的采样时钟的每个周期内，响应于所述数据时钟在时分复用的基础上建立多个相应的所述所限定的信号路径中的每一个。


2.根据权利要求1所述的集成电路，其中所述可编程存储电路系统可配置为存储第二多个配置数据组，所述第二多个配置数据组中的每一个相应地限定一信号路径，所述信号路径包括一个源端口和一目的地端口，并且其中，当信号路径包括一个源端口时，每个目的地缓冲器也可配置为临时存储相应的输出音频数据样本流的一个样本，该样本是从所述一个源端口接收到的音频数据样本流得出的。


3.根据权利要求1或2所述的集成电路，其中该可编程存储电路系统可配置为使得所述配置数据组中的每一个识别至少一个缩放因子，
所述乘累加器混合器可配置为将该接收到的音频数据样本或每个接收到的音频数据样本乘以相应的缩放因子。


4.根据任一前述权利要求所述的集成电路，其中该集成电路还包括多个数字输入接口，提供另外多个相应的信号源端口。


5.根据任一前述权利要求所述的集成电路，其中该集成电路还包括多个数字输出接口，提供另外多个相应的信号目的地端口。


6.根据权利要求5所述的集成电路，在权利要求5从属于权利要求4时，其中该控制器可配置为限定从所述数字输入接口之一经过该乘累加器到所述数字输出接口之一的一个直接信号路径。


7.根据任一前述权利要求所述的集成电路，其中该可编程存储电路系统可配置为在多个配置数据组中的每一个中存储一相应的用于信号路径的数据采样率，所述信号路径的数据采样率能够彼此独立地配置。


8.根据任一前述权利要求所述的集成电路，其中所述多个配置数据组中的每一个限定了一相应的采样率。


9.根据权利要求8所述的集成电路，其中每个信号路径的采样率能够独立地编程。


10.根据权利要求8所述的集成电路，其中该可编程存储电路系统可配置为在单个位置存储为至少一个信号处理块上的所有目的地端口限定了采样率的数据。


11.根据权利要求8、9或10所述的集成电路，其中该可编程存储电路系统可配置为存储指示了预...

【专利技术属性】
技术研发人员：G·马凯，J·韦格纳，G·迈克里奥德，
申请(专利权)人：思睿逻辑国际半导体有限公司，
类型：发明
国别省市：英国;GB