用于存储器内乘法及累加运算的电路及其方法技术

本发明专利技术公开了一种用于存储器内乘法及累加运算的电路，包括多个NAND区块。NAND区块包括NAND串阵列，NAND串阵列包括B个行及S个列以及L个电平的存储器单元。W个字线耦接至L个电平中的各别电平中的(B×S个)存储器单元。源极线耦接至区块中的(B×S个)NAND串。串选择线驱动器提供电压以使多个串选择线的NAND串同时连接至对应位线。字线驱动器经耦接以将字线电压施加于经选电平中的一或多个字线。多个位线驱动器同时将输入数据施加于B个位线。电流感测电路耦接至源极线。

Circuit and method for multiplication and accumulation in memory

【技术实现步骤摘要】
用于存储器内乘法及累加运算的电路及其方法
本专利技术是关于一种用于进行乘积总和运算的电路及其方法。
技术介绍
在神经形态计算系统、机器学习系统以及用于基于线性代数的一些计算类型的电路中，乘积总和函数可为重要的部份。函数可表达如下：在此表达式中，每一乘积项是变量输入Xi及权重Wi的乘积。权重Wi可在项之间变化，例如对应于变量输入Xi的系数。乘积总和函数可使用交叉点阵列架构实现为电路运算，在所述交叉点阵列架构中阵列单元的电性会影响所述函数。对于高速实施方案而言，合乎期望的为具有极大阵列以便可并行执行诸多操作，或可进行极大的乘积总和系列。在一些系统中，可能有极大数目的输入及输出，因此总电流消耗可能较大。此外，人工智能AI(artificialintelligence；AI)函数包括大规模矩阵乘法，此涉及使用多位权重的乘法及累加MAC步骤(即乘积总和)，其需要极致密的存储器以及高带宽数据通信。AI硬件的最新进展已针对高效能及低功率解决方案。为了满足此等需求，已提出「存储器内计算」或「存储器内处理器」实施方本文档来自技高网...

【技术保护点】
1.一种用于存储器内乘法与累加运算的电路，包括：/n多个NAND区块，具有对应的区块源极线，所述多个NAND区块中的特定NAND区块包括配置于多个位线集合与所述特定NAND区块对应的所述区块源极线之间的NAND串的区块；/n输入电路，用以将输入信号施加于耦接至所述多个NAND区块的所述多个位线集合；以及/n感测电路，耦接至所述区块源极线，所述感测电路感测从所述位线集合通过所述经选NAND区块中的所述NAND串的区块到经选NAND区块中的所述区块的源极线上的电流总和。/n

【技术特征摘要】
20181218 US 62/780,938;20190111 US 62/791,037;20191.一种用于存储器内乘法与累加运算的电路，包括：
多个NAND区块，具有对应的区块源极线，所述多个NAND区块中的特定NAND区块包括配置于多个位线集合与所述特定NAND区块对应的所述区块源极线之间的NAND串的区块；
输入电路，用以将输入信号施加于耦接至所述多个NAND区块的所述多个位线集合；以及
感测电路，耦接至所述区块源极线，所述感测电路感测从所述位线集合通过所述经选NAND区块中的所述NAND串的区块到经选NAND区块中的所述区块的源极线上的电流总和。


2.根据权利要求1所述的电路，包括耦接至所述多个NAND区块的多个位线，所述多个NAND区块包括所述多个位线集合，且其中所述输入电路包括耦接至所述多个位线中的位线的页缓冲器。


3.根据权利要求2所述的电路，包括用于对耦接至所述多个位线中的各别位线的NAND串进行编程的构件。


4.根据权利要求1所述的电路，其中所述多个NAND区块中的NAND区块包括：
多个NAND串，位于所述多个位线集合与所述区块源极线之间，所述NAND串具有串选择开关以选择性地使所述NAND串连接至所述多个位线集合中的对应位线，且多个存储器单元串联配置，其中所述多个位线集合中的位线耦接至所述多个NAND串中的各NAND串集合；
字线，耦接至所述NAND区块的对应字线电平中的存储器单元的栅极；以及
串选择线，耦接至所述多个NAND串中NAND串对应列中的串选择开关的栅极。


5.根据权利要求4所述的电路，对于所述NAND区块而言，所述多个位线集合包括B个成员，且所述NAND区块包括具有至少S个成员的串选择线集合，其中串选择驱动器可经操作以使NAND区块的行中的S个NAND串连接至所述多个位线集合中的每一位线，使得所述NAND区块的源极线的电流是B个乘积项的总和，其中每一乘积项是所述位线集合中的所述位线中的一者上的输入信号乘以连接至所述一个位线的S个NAND串的电导的函数。


6.根据权利要求1所述的电路，其中输入电路包括位线驱动器集合以将输入数据并行地施加于给定NAND区块的位线，且所述感测电路包括多位感测放大器以感测对应源极线的输出数据。


7.根据权利要求1所述的电路，其中所述多个NAND区块中的每一NAND区块具有计算模式输入及输出，且各自具有存储器模式输入及输出；且包括：
总线系统，连接至所述计算模式输入及输出，且连接至所述多个NAND区块的所述存储器模式输入及输出。


8.根据权利要求7所述的电路，其中所述多个NAND区块中的给定NAND区块的所述存储器模式输入包括用以经由所述给定NAND区块的位线来读取及写入数据的页缓冲器电路。


9.根据权利要求1所述的电路，其中所述多个NAND区块中的区块各自包括B×S个NAND串，所述B×S个NAND串包括NAND串的B个行及S个列以及L个电平的存储器单元，其中B、S以及L是整数，所述NAND串包括在所述L个电平中的各别电平中串联的L个存储器单元；
所述B个行中的各别行中的(S个)NAND串的集合，耦接至B个位线的集合中的对应位线；
所述S个列中的各别列中的(B个)NAND串的集合中的串选择开关，耦接至S个串选择线的集合中的对应串选择线；
所述L个电平中的各别电平中的(B×S个)存储器单元的集合，可操作地耦接至所述L个电平中的对应一或多个字线；以及
源极线，可操作地耦接至所述区块中的所述B×S个NAND串。


10.根据权利要求1所述的电路，包括控制器，所述控制器以管线式操作所述多个NAND区块。


11.一种用于存储器内乘法与累加运算的电路，包括：
NAND串区块，包括NAND串的B个行及S个列以及L个电平的存储器单元，其中B、S以及L是整数，所述NAND串包括在所述L个电平中的各别电平中串联的L个存储器单元；
B个位线，耦接至所述B个行中的各别行中的S个NAND串；
S个串选择线，耦接至所述S个列中的各别列中的B个NAND串；
W个字线，可操作地耦接至所述L个电平中的各别电平中的(B×S个)存储器单元；
源极线，可操作地耦接至所述区块中的所述NAND串；
串选择线驱动器，耦接至所述S个串选择线以供应串选择电压，以使多个串选择线的NAND串同时连接至对应位线；
字线驱动器，耦接以将字线电压施加于经选电平中的一或多个字...

【专利技术属性】
技术研发人员：吕函庭，张弘升，刘逸青，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71