解码电路制造技术

本发明专利技术涉及一种解码电路，其中，该电路包括总线解码模块，总线解码模块包括边沿检测子模块、边沿屏蔽子模块及脉宽检测子模块；边沿检测子模块根据数字电平信号生成起始沿触发信号和结束沿触发信号，边沿屏蔽子模块接受起始沿触发信号后触发脉宽检测子模块中的计数器开始清零计数，并在此后第一时间段内对边沿检测子模块发送的起始沿触发信号和结束沿触发信号进行屏蔽；边沿屏蔽子模块接受结束沿触发信号后触发脉宽检测子模块根据所述计数器的计数值对脉宽进行检测；通过对第一时间段内的信号进行屏蔽，实现抗干扰的效果。采用该种解码电路避免了干扰信号对解码准确性的影响，实现更精准地解码，具备稳定性好、成本低、适用广泛的特点。

decoding circuit

【技术实现步骤摘要】
解码电路
本专利技术涉及通信领域，尤其涉及编解码领域，具体涉及一种解码电路。
技术介绍
在二总线通信领域，主控制器与各个从设备之间一般通过二线制总线连接。二线制总线实现了既供电又通信的功能，设备端的通信包含了解码部分以及回码部分，现有的解码方式都是通过较复杂的硬件电路以及较多的软件资源来实现。图1为现有技术中一实现二总线通信的电路的原理图，该电路实现二总线通信主要是通过比较器CMP将输入信号VIN与阈值电压VTH进行比较，阈值电压VTH一般由外部电压分压产生。当VIN>VTH，第一比较器CMP输出的数字电平信号CMP_OUT的结果为高电平，反之，输出数字电平信号CMP_OUT为低电平。把数字电平信号CMP_OUT输入到单片机MCU进行解码处理，从而实现了二总线通信的功能。通过图1中的这种电路实现总线解码时，存在如下缺点：1、若要实现相应功能，该解码电路外围需要额外设置的器件较多，并且比较阈值固定单一，在实际应用中不方便且生产成本较高；2、现有的解码方式需要复杂的软件编程，通信速率也很难进一步提高，在某些应用下由于软件开销占用较多使得核心算法复杂度提升受限；3、由于实际信号中会有许多毛刺，使得解码电路易受干扰信号影响，影响解码结果的准确性。
技术实现思路
本专利技术为了克服至少一个上述现有技术的缺点，提供了一种性能优越、解码精准、适应性佳的解码电路。为了实现上述目的，本专利技术的解码电路具有如下构成：该解码电路，其主要特点是，所述的解码电路包括总线解码模块，所述的总线解码模块包括边沿检测子模块、边沿屏蔽子模块及脉宽检测子模块，所述脉宽检测子模块包括计数器；所述的边沿检测子模块接受数字电平信号，根据所述的数字电平信号的上升沿生成起始沿触发信号根据所述数字电平信号的下降沿生成结束沿触发信号、或根据所述数字电平信号的下降沿生成起始沿触发信号根据所述数字电平信号的上升沿生成结束沿触发信号，并将所述起始沿触发信号和所述结束沿触发信号发送给所述的边沿屏蔽子模块；所述的边沿屏蔽子模块接受所述的起始沿触发信号，由所述的边沿屏蔽子模块的第一输出端将所述的起始沿触发信号发送至所述的脉宽检测子模块，触发所述的脉宽检测子模块的计数器开始清零计数，并在此后第一时间段内对所述的边沿检测子模块发送的起始沿触发信号和结束沿触发信号进行屏蔽，不触发所述的脉宽检测子模块的计数器开始清零计数；所述的边沿屏蔽子模块接受所述的结束沿触发信号，由所述的边沿屏蔽子模块的第二输出端将所述的结束沿触发信号发送至所述的脉宽检测子模块，触发所述的脉宽检测子模块根据所述计数器的计数值对脉宽进行检测。较佳地，所述的边沿屏蔽子模块在接受到所述的结束沿触发信号后的第二时间段内对所述的边沿检测子模块发送的起始沿触发信号和结束沿触发信号进行屏蔽。更佳的，所述的脉宽检测子模块还包括临时寄存器；所述的计数器的第一输出端构成所述的脉宽检测子模块的第一输出端，与所述的边沿屏蔽子模块的第一输入端相连接；所述的临时寄存器的第一输入端与所述的边沿屏蔽子模块的第二输出端相连接，所述的临时寄存器的第二输入端与所述的计数器的第二输出端相连接，由所述的结束沿触发信号触发所述的临时寄存器获取所述的计数器中的计数值；所述的临时寄存器的输出端构成所述的脉宽检测子模块的第二输出端，与所述的边沿屏蔽子模块的第二输入端相连接。进一步地，所述的边沿屏蔽子模块包括第一计数值比较器、第二比较器、第一选择器、第二选择器、第三选择器、第一触发器、第一与门、第二与门、加法器、第二计数值比较器、第三比较器、第四选择器、第五选择器、第六选择器、第二触发器、第三与门及第四与门；所述的第一计数值比较器的第一输入端与所述的第二计数值比较器的第一输入端共同构成所述的边沿屏蔽子模块的第一输入端；所述的第一计数值比较器的第二输入端与所述的第二比较器的第一输入端共同构成所述的边沿屏蔽子模块的第三输入端，接收系统预设的所述的第一时间段的时间；所述的加法器的第一输入端构成所述的边沿屏蔽子模块的第二输入端；所述的加法器的第二输入端与所述的第三比较器的第一输入端共同构成所述的边沿屏蔽子模块的第四输入端，接收系统预设的所述的第二时间段的时间；所述的第二比较器的第二输入端接低电平，所述的第一计数值比较器的输出端与所述的第一选择器的选择端相连接，所述的第一选择器的第二输入端接高电平，所述的第一选择器的输出端与所述的第二选择器的第一输入端相连接，所述的第二选择器的第二输入端接低电平，所述的第二选择器的输出端与所述的第三选择器的第一输入端相连接，所述的第三选择器的第二输入端接高电平，所述的第三选择器的选择端与所述的第二比较器的输出端相连接，所述的第三选择器的输出端接所述的第一触发器的输入端，所述的第一触发器的时钟端接时钟信号，所述的第一触发器的输出端分别与所述的第一选择器的第一输入端、第一与门的第一输入端及第三与门的第一输入端相连接，所述的第一与门的第二输入端接所述的起始沿触发信号，所述的第一与门的输出端与所述的第二与门的第一输入端相连接，所述的第二与门的输出端构成所述的边沿屏蔽子模块的第一输出端，且所述的第二与门的输出端还与所述的第二选择器的选择端相连接；所述的第三比较器的第二输入端接低电平，所述的加法器的输出端与所述的第二计数值比较器的第二输入端相连接，所述的第二计数值比较器的输出端与所述的第四选择器的选择端相连接，所述的第四选择器的第二输入端接高电平，所述的第四选择器的输出端与所述的第五选择器的第一输入端相连接，所述的第五选择器的第二输入端接低电平，所述的第五选择器的输出端与所述的第六选择器的第一输入端相连接，所述的第六选择器的第二输入端接高电平，所述的第六比较器的选择端与所述的第三比较器的输出端相连接，所述的第六比较器的输出端与所述的第二触发器的输入端相连接，所述的第二触发器的时钟端接时钟信号，所述的第二触发器的输出端分别与所述的第四选择器的第一输入端、第二与门的第二输入端及所述的第四与门的第二输入端相连接，所述的第三与门的第二输入端接所述的结束沿触发信号，所述的第三与门的输出端与所述的第四与门的第一输入端相连接，所述的第四与门的输出端构成所述的边沿屏蔽子模块的第二输出端，且所述的第四与门的输出端还与所述的第五选择器的选择端相连接。进一步地，所述的总线解码模块还包括电平检测子模块与电平脉宽测量子模块中的至少一个子模块及中断产生子模块；当所述的总线解码模块包括所述的电平检测子模块时，所述的电平检测子模块的第一输入端接收系统预设的总线电平检测时间，所述的电平检测子模块的第二输入端与所述的脉宽检测子模块的第一输出端相连接，所述的电平检测子模块的第三输入端接收所述的数字电平信号，所述的电平检测子模块生成总线电平检测完成中断信号，并由所述的电平检测子模块的第一输出端将所述的总线电平检测完成中断信号输送至所述的中断产生子模块的第一输入端；当所述的总线解码模块包括所述的电平脉宽测量子模块时，所述的脉宽检测子模块还包括减法单元，所述本文档来自技高网...

【技术保护点】
1.一种解码电路，其特征在于，所述的解码电路包括总线解码模块，所述的总线解码模块包括边沿检测子模块、边沿屏蔽子模块及脉宽检测子模块，所述脉宽检测子模块包括计数器；/n所述的边沿检测子模块接受数字电平信号，根据所述数字电平信号的上升沿生成起始沿触发信号根据所述数字电平信号的下降沿生成结束沿触发信号、或根据所述数字电平信号的下降沿生成起始沿触发信号根据所述数字电平信号的上升沿生成结束沿触发信号，并将所述起始沿触发信号和所述结束沿触发信号发送给所述的边沿屏蔽子模块；/n所述的边沿屏蔽子模块接受所述的起始沿触发信号，由所述的边沿屏蔽子模块的第一输出端将所述的起始沿触发信号发送至所述的脉宽检测子模块，触发所述的脉宽检测子模块的计数器开始清零计数，并在此后第一时间段内对所述的边沿检测子模块发送的起始沿触发信号和结束沿触发信号进行屏蔽，不触发所述的脉宽检测子模块的计数器开始清零计数；所述的边沿屏蔽子模块接受所述的结束沿触发信号，由所述的边沿屏蔽子模块的第二输出端将所述的结束沿触发信号发送至所述的脉宽检测子模块，触发所述的脉宽检测子模块根据所述计数器的计数值对脉宽进行检测。/n

【技术特征摘要】
1.一种解码电路，其特征在于，所述的解码电路包括总线解码模块，所述的总线解码模块包括边沿检测子模块、边沿屏蔽子模块及脉宽检测子模块，所述脉宽检测子模块包括计数器；
所述的边沿检测子模块接受数字电平信号，根据所述数字电平信号的上升沿生成起始沿触发信号根据所述数字电平信号的下降沿生成结束沿触发信号、或根据所述数字电平信号的下降沿生成起始沿触发信号根据所述数字电平信号的上升沿生成结束沿触发信号，并将所述起始沿触发信号和所述结束沿触发信号发送给所述的边沿屏蔽子模块；
所述的边沿屏蔽子模块接受所述的起始沿触发信号，由所述的边沿屏蔽子模块的第一输出端将所述的起始沿触发信号发送至所述的脉宽检测子模块，触发所述的脉宽检测子模块的计数器开始清零计数，并在此后第一时间段内对所述的边沿检测子模块发送的起始沿触发信号和结束沿触发信号进行屏蔽，不触发所述的脉宽检测子模块的计数器开始清零计数；所述的边沿屏蔽子模块接受所述的结束沿触发信号，由所述的边沿屏蔽子模块的第二输出端将所述的结束沿触发信号发送至所述的脉宽检测子模块，触发所述的脉宽检测子模块根据所述计数器的计数值对脉宽进行检测。


2.根据权利要求1所述的解码电路，其特征在于，所述的边沿屏蔽子模块在接受到所述的结束沿触发信号后的第二时间段内对所述的边沿检测子模块发送的起始沿触发信号和结束沿触发信号进行屏蔽。


3.根据权利要求2所述的解码电路，其特征在于，所述的脉宽检测子模块还包括临时寄存器；
所述的计数器的第一输出端构成所述的脉宽检测子模块的第一输出端，与所述的边沿屏蔽子模块的第一输入端相连接；
所述的临时寄存器的第一输入端与所述的边沿屏蔽子模块的第二输出端相连接，所述的临时寄存器的第二输入端与所述的计数器的第二输出端相连接，由所述的结束沿触发信号触发所述的临时寄存器获取所述的计数器中的计数值；
所述的临时寄存器的输出端构成所述的脉宽检测子模块的第二输出端，与所述的边沿屏蔽子模块的第二输入端相连接。


4.根据权利要求3所述的解码电路，其特征在于，所述的边沿屏蔽子模块包括第一计数值比较器、第二比较器、第一选择器、第二选择器、第三选择器、第一触发器、第一与门、第二与门、加法器、第二计数值比较器、第三比较器、第四选择器、第五选择器、第六选择器、第二触发器、第三与门及第四与门；
所述的第一计数值比较器的第一输入端与所述的第二计数值比较器的第一输入端共同构成所述的边沿屏蔽子模块的第一输入端；所述的第一计数值比较器的第二输入端与所述的第二比较器的第一输入端共同构成所述的边沿屏蔽子模块的第三输入端，接收系统预设的所述的第一时间段的时间；所述的加法器的第一输入端构成所述的边沿屏蔽子模块的第二输入端；所述的加法器的第二输入端与所述的第三比较器的第一输入端共同构成所述的边沿屏蔽子模块的第四输入端，接收系统预设的所述的第二时间段的时间；
所述的第二比较器的第二输入端接低电平，所述的第一计数值比较器的输出端与所述的第一选择器的选择端相连接，所述的第一选择器的第二输入端接高电平，所述的第一选择器的输出端与所述的第二选择器的第一输入端相连接，所述的第二选择器的第二输入端接低电平，所述的第二选择器的输出端与所述的第三选择器的第一输入端相连接，所述的第三选择器的第二输入端接高电平，所述的第三选择器的选择端与所述的第二比较器的输出端相连接，所述的第三选择器的输出端接所述的第一触发器的输入端，所述的第一触发器的时钟端接时钟信号，所述的第一触发器的输出端分别与所述的第一选择器的第一输入端、第一与门的第一输入端及第三与门的第一输入端相连接，所述的第一与门的第二输入端接所述的起始沿触发信号，所述的第一与门的输出端与所述的第二与门的第一输入端相连接，所述的第二与门的输出端构成所述的边沿屏蔽子模块的第一输出端，且所述的第二与门的输出端还与所述的第二选择器的选择端相连接；
所述的第三比较器的第二输入端接低电平，所述的加法器的输出端与所述的第二计数值比较器的第二输入端相连接，所述的第二计数值比较器的输出端与所述的第四选择器的选择端相连接，所述的第四选择器的第二输入端接高电平，所述的第四选择器的输出端与所述的第五选择器的第一输入端相连接，所述的第五选择器的第二输入端接低电平，所述的第五选择器的输出端与所述的第六选择器的第一输入端相连接，所述的第六选择器的第二输入端接高电平，所述的第六比较器的选择端与所述的第三比较器的输出端相连接，所述的第六比较器的输出端与所述的第二触发器的输入端相连接，所述的第二触发器的时钟端接时钟信号，所述的第二触发器的输出端分别与所述的第四选择器的第一输入端、第二与门的第二输入端及所述的第四与门的第二输入端相连接，所述的第三与门的第二输入端接所述的结束沿触发信号，所述的第三与门的输出端与所述的第四与门的第一输入端相连接，所述的第四与门的输出端构成所述的边沿屏蔽子模块的第二输出端，且所述的第四与门的输出端还与所述的第五选择器的选择端相连接。


5.根据权利要求3所述的解码电路，其特征在于，所述的总线解码模块还包括电平检测子模块与电平脉宽测量子模块中的至少一个子模块及中断产生子模块；
当所述的总线解码模块包括所述的电平检测子模块时，所述的电平检测子模块的第一输入端接收系统预设的总线电平检测时间，所述的电平检测子模块的第二输入端与所述的脉宽检测子模块的第一输出端相连接，所述的电平检测子模块的第三输入端接收所述的数字电平信号，所述的电平检测子模块生成总线电平检测完成中断信号，并由所述的电平检测子模块的第一输出端将所述的总线电平检测完成中断信号输送至所述的中断产生子模块的第一输入端；
当所述的总线解码模块包括所述的电平脉宽测量子模块时，所述的脉宽检测子模块还包括减法单元，所述的计数器的第三输出端与所述的减法单元的第一输入端相连接，所述的临时寄存器的输出端与所述的减法单元的第二输入端相连接，所述的减法单元的输出端构成所述的脉宽检测子模块的第三输出端；
所述的电平脉宽测量子模块的第一输入端与所述的脉宽检测子模块的第一输出端相连接，所述的电平脉宽测量子模块的第二输入端与所述的边沿屏蔽子模块的第二输出端相连接；所述的电平脉宽测量子模块的第三输入端与所述的脉宽检测子模块的第三输出端相连接，所述的电平脉宽测量子模块的第四输入端与所述的边沿屏蔽子模块的第一输出端相连接；所述的电平脉宽测量子模块生成总线低电平脉冲检测完成中断信号及总线高电平脉冲检测完成中断信号，并由所述的电平脉宽测量子模块的第一输出端将所述的总线低电平脉冲检测完成中断信号输送至所述的中断产生子模块的第二输入端，由所述的电平脉宽测量子模块的第二输出端将所述的总线高电平脉冲检测完成中断信号输...

【专利技术属性】
技术研发人员：张钧，姜黎黎，沈天平，吴君磊，曾洁琼，
申请(专利权)人：无锡华润矽科微电子有限公司，
类型：发明
国别省市：江苏;32