脉宽调制(PWM)脉冲的产生制造技术

本申请公开脉宽调制(PWM)脉冲的产生。一种电路包括：用于产生第一脉宽调制(PWM)脉冲的基本脉冲发生器(310)，用于产生第一频率和相对于彼此相移的M个时钟的第一时钟产生电路，以及用于接收M个时钟并产生各自处于第二较低频率的N个时钟的第二时钟产生电路(302)，并且M个时钟相对于彼此相移。多个触发器(302)中的每个包括：时钟输入，用于接收N个时钟中的不同时钟；数据输入，其经耦合以接收第一PWM脉冲；以及触发器输出。选择电路(340)包括多个输入和选择电路输出。多个输入中的每个都耦合到对应触发器输出。选择电路(340)响应于控制信号提供触发器输出中的所选择一个作为选择电路输出。

Generation of pulse width modulation (PWM) pulse

【技术实现步骤摘要】
脉宽调制(PWM)脉冲的产生
技术介绍
许多应用使用脉宽调制(PWM)信号。例如，降压转换器稳压器使用PWM信号来控制占空比，为此，高侧和低侧功率晶体管导通和关闭以产生输出电压所需的电平。对于何时出现给定PWM脉冲的每个上升沿和每个下降沿，某些应用会受益于相对高分辨率的控制。
技术实现思路
在一些实施方式中，一种电路包括：基本脉冲发生器，其用于产生第一脉宽调制(PWM)脉冲；第一时钟产生电路，其用于产生第一频率并且相对于彼此相移的M个时钟；以及第二时钟产生电路，其用于接收M个时钟并产生处于第二较低频率的N个时钟。M个时钟相对于彼此相移。多个触发器中的每个包括：时钟输入，其用于接收N个时钟中的不同时钟；数据输入，其用于接收第一PWM脉冲；以及触发器输出。选择电路包括多个输入和选择电路输出。多个输入中的每个都耦合到对应触发器输出。选择电路响应于控制信号而提供触发器输出中的选定一个作为选择电路输出，以形成输出PWM脉冲。附图说明对于各种示例的详细描述，现在将参考附图，其中：图1说明根据示例的包括脉宽调制(PWM)脉冲发生器的系统。图2包括可在图1的系统中使用的锁相环的示例。图3是图1的PWM脉冲发生器的示意图。图4是用于基于较少数量的输入时钟来产生较大数量的相位延迟时钟的电路的示意图。图5是说明输入时钟中的一个与使用该输入时钟产生的较大数量的相位延迟时钟之间的时序关系的时序图。图6是说明输入时钟与使用输入时钟中的每个产生的较大数量的相位延迟时钟之间的时序关系的时序图。图7示出可以如何相对于基本脉冲的宽度减小输出脉冲的宽度。图8示出可以如何相对于基本脉冲的宽度扩展输出脉冲的宽度。具体实施方式本公开描述其中第一组时钟用于生成第二组时钟的示例。第一组时钟中的每个具有相同的频率，但是第一组时钟相对于彼此相移。第二组时钟的数量大于第一组时钟的数量。第二组时钟中的每个也具有共同的频率，但是第二组时钟相对于彼此相移。第二组时钟的频率小于第一组时钟的频率。第二组中的时钟之间的相移小于第一组中的时钟之间的相移。基本PWM发生器生成基本PWM脉冲。下文描述一种电路，其接收基本PWM脉冲并使用第二组时钟基数中的一个或多个生成输出PWM脉冲，该脉冲的宽度(a)与基本PWM脉冲相同，(b)窄于基本PWM脉冲的宽度，或(c)宽于基本PWM脉冲的宽度。中央处理单元(CPU)核心可指定何时应出现输出PWM脉冲的上升沿和/或下降沿，从而决定输出PWM脉冲的宽度。图1示出根据所公开的示例的系统100。在图1的示例中，系统100包括片上系统(SoC)，其包括半导体衬底101，在该衬底上形成CPU核心102、PWM脉冲发生器110、锁相环(PLL)112、直接存储器访问(DMA)控制器120、存储器130和一个或多个输入/输出(I/O)装置140。存储器130(或半导体衬底101外部的存储器)包括固件(F/W)132，其包括可由CPU核心102执行的指令。CPU核心102可为单个核心，或者可包括多个CPU核心102。如果存在多个CPU核心102，则每个核心可执行一些或全部固件132。即，固件132可由多个核心中的每个完全执行或分布在多个核心上。DMA控制器120可实现从例如在一个地址开始的存储器的一个区域到在不同地址开始的存储器的不同区域的数据的块传输。CPU核心102对DMA控制器120进行编程以发起数据传输，但是DMA控制器使数据传输发生而无需CPU核心102的进一步参与。每个I/O装置可包括端口(例如，以太网)或其他类型外围设备。PWM脉冲发生器110由CPU核心102编程以产生一系列PWM输出脉冲(PWM输出113)。CPU核心102向PWM脉冲发生器110提供一个或多个配置参数。配置参数指示PWM脉冲的频率和每个脉冲的宽度。如下所述，PWM脉冲发生器110使用来自PLL112的多个时钟信号114来产生所请求的PWM脉冲。来自PLL112的时钟信号114代表上述的第一组时钟信号。第二组时钟在PWM脉冲发生器110内以在内部的方式产生。时钟114的频率通常基本上高于第二组时钟的频率。虽然在图1的示例中PLL112用于产生以供PWM脉冲发生器110使用的较高频率的时钟114，但是在其他示例中可使用其他较高频时钟源。图2示出PLL112的示例，PLL112包括相位和频率检测器(PFD)202、电荷泵和环路滤波器204、压控振荡器(VCO)206以及分频器210。VCO206产生输出时钟(CLK_OUT)，它除了是来自PLL的输出时钟外，还被提供回PFD202的输入。参考时钟(REF_CLOCK)也通过分频器210(在本示例中)提供到PFD202。如果CLK_OUT的频率大于REF_CLOCK(例如，CLK_OUT是REF_CLOCK的频率的十倍)，则包括分频器210以对CLK_OUT进行分频以产生与REF_CLOCK相同频率的反馈时钟(FB_CLK)。如果CLK_OUT的频率与REF_CLOCK的频率相同，则不使用分频器。PFD202产生误差信号(ERR)203，其对FB_CLK是领先还是滞后REF_CLOCK进行编码。电荷泵和滤波器204包括电荷泵和低通滤波器，并向VCO206产生滤波后的电压，以使VCO206略微调节CLK_OUT的相位或频率。PLL112的反馈控制使CLK_OUT保持与REF_CLOCK的锁相。在此示例中，VCO206包括环形振荡器208以产生CLK_OUT。环形振荡器208包括以环形配置串联连接的奇数个反相器。在此示例中，环形振荡器208包括三个反相器208a、208b和208c，但是在其他实施方式中可包括5个、7个、9个等反相器。每个反相器208a-c的输出的振荡频率是环中的反相器的数量和通过每个反相器的传播延迟的函数。每个反相器208a、208b和208c的输出经开发/截取(tap)以提供VCO时钟输出信号。反相器208a的输出标记为VCO_CLK_1。反相器208b的输出标记为VCO_CLK_2。反相器208c的输出标记为VCO_CLK_3。这三个时钟具有相等频率，但是由于每个反相器的传播延迟而彼此相移。即，VCO_CLK_2相对于VCO_CLK_1的时间延迟为等于通过反相器208a的传播延迟的时间量。类似地，VCO_CLK_3相对于VCO_CLK_2的时间延迟为等于通过反相器208b的传播延迟的时间量，而VCO_CLK_1相对于VCO_CLK_3的时间延迟为等于通过反相器208c的传播延迟的时间量。图3示出PWM脉冲发生器110的示例框图。在此示例中，PWM脉冲发生器110包括相移时钟发生器302、基本脉冲发生器310、多个触发器320和选择电路340。如301处所示，相移时钟发生器302接收M个VCO时钟，并基于这些M个时钟产生N个时钟303，表示为CLK_1、CLK_2、…、CLK_N。N大于M，并且在一个示例中，N至少是M的两倍。在图3的示例中，M是3，并且包括时钟VCO_CLK_1、VCO_CLK_2和VCO_C本文档来自技高网...

【技术保护点】
1.一种电路，包括：/n基本脉冲发生器，其用于产生第一脉宽调制脉冲即第一PWM脉冲；/n第一时钟产生电路，其用于产生第一频率并且相对于彼此相移的M个时钟；/n第二时钟产生电路，其用于接收所述M个时钟并且产生各自处于低于所述第一频率的第二频率的N个时钟，并且所述M个时钟相对于彼此相移，其中，N大于M；/n多个触发器，所述触发器中的每个包括：时钟输入，其经耦合以接收所述N个时钟中的不同时钟；数据输入，其经耦合以接收所述第一PWM脉冲；以及触发器输出；和/n选择电路，其包括多个输入和选择电路输出，所述多个输入中的每个耦合到对应触发器输出，所述选择电路响应于控制信号而提供所述触发器输出中的所选择一个作为所述选择电路输出。/n

【技术特征摘要】
20181204 US 16/209,6151.一种电路，包括：
基本脉冲发生器，其用于产生第一脉宽调制脉冲即第一PWM脉冲；
第一时钟产生电路，其用于产生第一频率并且相对于彼此相移的M个时钟；
第二时钟产生电路，其用于接收所述M个时钟并且产生各自处于低于所述第一频率的第二频率的N个时钟，并且所述M个时钟相对于彼此相移，其中，N大于M；
多个触发器，所述触发器中的每个包括：时钟输入，其经耦合以接收所述N个时钟中的不同时钟；数据输入，其经耦合以接收所述第一PWM脉冲；以及触发器输出；和
选择电路，其包括多个输入和选择电路输出，所述多个输入中的每个耦合到对应触发器输出，所述选择电路响应于控制信号而提供所述触发器输出中的所选择一个作为所述选择电路输出。


2.根据权利要求1所述的电路，其中，所述选择电路的所述输入中的一个经耦合以接收所述第一PWM信号。


3.根据权利要求1所述的电路，其中，所述选择电路包括第一多路复用器和第二多路复用器，所述第一多路复用器包括耦合至所述对应触发器输出的所述多个输入，所述第一多路复用器包括耦合至所述第二多路复用器的输入的第一多路复用器输出，所述第二多路复用器包括经耦合以接收所述第一PWM信号的另一输入。


4.根据权利要求3所述的电路，其中，所述基本脉冲发生器接收一个或多个配置参数，所述一个或多个配置参数用于指定所述选择电路输出的上升沿和下降沿的定时。


5.根据权利要求4所述的电路，其中，响应于所述一个或多个配置参数，所述基本脉冲发生器将控制信号断言给所述第一多路复用器和所述第二多路复用器来选择：
作为所述选择电路输出的上升沿、来自所述多个触发器中的一个的输出或所述第一PWM信号的上升沿；和
作为所述选择电路输出的下降沿、所述第一PWM信号的下降沿或来自所述多个触发器中的一个的输出。


6.根据权利要求1所述的电路，其中，所述第一时钟产生电路包括压控振荡器。


7.根据权利要求6所述的电路，其中，所述压控振荡器包括用于产生所述M个时钟信号的环形振荡器。


8.根据权利要求1所述的电路，其中，所述第二时钟产生电路包括多个分频器。


9.根据权利要求1所述的电路，其中，N至少是M的两倍。


10.根据权利要求1所述的电路，其中，所述第二频率小于所述第一频率的一半。


11.一种片上系统即SoC，包括：
半导体衬底；
设置在所述半导体衬底上的中央处理单元核心即CPU核心；和
设置在所述半导体衬底上的脉冲宽度调制发生器即PWM发生器，所述PWM发生器用于：
接收来自所述CPU核心的配置参数，以产生具有指定脉冲宽度的脉冲；
从N个输入时钟生成M个时钟，M大于N，并且所述M个时钟中的每个具有比所述N个输入时钟中的每个的频率低的频率，并且所述M个时钟相对于彼此相移；
产生多个相移信号，所述相移信号中的每个是使用所述M个时钟中的不同时钟产生的；和
...

【专利技术属性】
技术研发人员：S·B·安考迪，N·基恩瓦拉，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：美国;US