神经网络半导体结构和神经网络芯片制造技术

一种神经网络半导体结构和神经网络芯片，其中，神经网络半导体结构包括：第一基底，所述第一基底包括若干第一处理区，所述第一处理区包括若干平行于所述第一基底表面排布的基础处理单元；与所述第一基底键合的第二基底，所述第二基底包括若干第二处理区，每个所述第一处理区和一个所述第二处理区重叠，所述第二处理区包括若干平行于所述第二基底表面排布的主处理单元，在相互重叠的所述第一处理区和所述第二处理区中，所述主处理单元的电路与所述基础处理单元的电路之间电互连。所述神经网络半导体结构能够提高神经网络芯片的性能。

Neural network semiconductor structure and neural network chip

【技术实现步骤摘要】
神经网络半导体结构和神经网络芯片
本技术涉及及半导体领域，尤其涉及一种神经网络半导体结构和神经网络芯片。
技术介绍
如今，人工智能的运用出现在越来越多的领域中，例如自动驾驶、图像识别、医疗诊断、游戏、财务数据分析和搜索引擎等。随着对人工智能探索的加深，特别是对人工神经网络(ArtificialNeuralNetwork，即ANN)探索的加深，由于运算量和数据量巨大，对芯片的性能提出了更高的要求。然而，现有的芯片性能仍然需要提高。
技术实现思路
本技术解决的技术问题是提供一种神经网络半导体结构和神经网络芯片，以提高神经网络芯片的性能。为解决上述技术问题，本技术实施例提供一种神经网络半导体结构，包括：第一基底，所述第一基底包括若干第一处理区，所述第一处理区包括若干平行于所述第一基底表面排布的基础处理单元；与所述第一基底键合的第二基底，所述第二基底包括若干第二处理区，每个所述第一处理区和一个所述第二处理区重叠，所述第二处理区包括若干平行于所述第二基底表面排布的主处理单元，在相互重叠的所述第一处理区和所述第二处理区中，所述主处理单元的电路与所述基础处理单元的电路之间电互连。可选的，在相互重叠的所述第一处理区和所述第二处理区中，每个所述主处理单元的电路与2个以上所述基础处理单元的电路电互连。可选的，所述基础处理单元在所述第二基底表面具有第一投影，所述主处理单元在所述第二基底表具有第二投影，当所述基础处理单元的电路与所述主处理单元的电路之间电互连时，该基础处理单元的第一投影在该主处理单元的第二投影的范围内。可选的，还包括：位于所述第一基底和所述第二基底之间的第三基底，所述第三基底与所述第一基底键合，并且所述第三基底与所述第二基底键合，所述第三基底包括若干第三处理区，每个所述第三处理区和一个所述第一处理区以及一个所述第二处理区重叠，所述第三处理区包括若干平行于所述第三基底表面排布的分支处理单元，在相互重叠的所述第一处理区、所述第二处理区以及所述第三处理区中，所述分支处理单元的电路与所述主处理单元的电路之间电互连，并且所述分支处理单元的电路与所述基础处理单元的电路之间电互连。可选的，在相互重叠的所述第一处理区、所述第二处理区以及所述第三处理区中，每个所述主处理单元的电路与2个以上的分支处理单元的电路电互连，并且每个所述分支处理单元的电路与2个以上的基础处理单元的电路电互连。可选的，所述分支处理单元在所述第二基底表面具有第三投影，当所述分支处理单元的电路与所述主处理单元的电路之间电互连时，该分支处理单元的第三投影在该主处理单元的第一投影的范围内。可选的，所述主处理单元包括第一映射电路，所述基础处理单元包括第二映射电路。可选的，所述主处理单元还包括：向量运算器电路、算数逻辑单元电路、累加器电路、矩阵转置电路、直接内存存取电路、数据重排电路、激活电路中的一种或多种的组合。可选的，所述基础处理单元还包括：内积运算器电路、向量运算器电路和累加器电路中的一种或多种的组合。可选的，当相邻的第二映射电路与同一个第一映射电路电互连时，所述相邻的第二映射电路之间电互连。可选的，所述第一映射电路包括第一寄存器电路和第一片上缓存电路中的一种或全部。可选的，所述第二映射电路包括第二寄存器和第二片上缓存电路中的一种或全部。可选的，所述主处理单元包括：向量运算器电路、算数逻辑单元电路、累加器电路、矩阵转置电路、直接内存存取电路、数据重排电路和激活电路中的一种或多种的组合。可选的，所述基础处理单元包括：内积运算器电路、卷积运算器电路、向量运算器电路和累加器电路中的一种或多种的组合。可选的，所述第一基底内还包括第一金属互连层，所述基础处理单元的电路与所述第一金属互连层电互连，且所述第一基底表面暴露出所述第一金属互连层表面；所述第二基底内还包括第二金属互连层，所述主处理单元与所述第二金属互连层电互连，所述第二基底表面暴露出所述第二金属互连层表面，并且所述第二金属互连层与所述第一金属互连层相互键合。可选的，所述第一基底内还包括第一金属互连层，所述基础处理单元的电路与所述第一金属互连层电互连，且所述第一基底表面暴露出所述第一金属互连层表面；所述第二基底内还包括第二金属互连层，所述主处理单元与所述第二金属互连层电互连，所述第二基底表面暴露出所述第二金属互连层表面；所述第三基底内还包括第三金属互连结构，所述分支处理单元的电路与所述第三金属互连结构电互连，所述第三基底表面暴露出所述第三金属互连结构表面，并且，所述第三金属互连结构与所述第一金属互连层相互键合，所述第三金属互连结构与所述第二金属互连层相互键合。相应的，本技术技术方案还提供一种基于上述任一神经网络半导体结构所形成的神经网络芯片，包括：第一处理区和第二处理区，所述第一处理区和所述第二处理区重叠。与现有技术相比，本技术的技术方案具有以下有益效果：本技术技术方案的神经网络半导体结构中，一方面，由于在相互重叠的所述第一处理区和所述第二处理区中，通过第一基底与第二基底键合，使所述主处理单元的电路与所述基础处理单元的电路之间电互连，因此，在相互重叠的所述第一处理区和所述第二处理区中，基础处理单元与主处理单元之间能够直接传输数据，从而提高数据传输的速度，增加所述神经网络半导体结构的带宽，进而提高了神经网络芯片的运算处理速度，改善了神经网络芯片的性能，并且减少了神经网络芯片的运算时间，降低了神经网络芯片的功耗；另一方面，由于每个所述第一处理区和一个所述第二处理区重叠，因此，以简单的结构减小了半导体结构的面积，从而提高了神经网络芯片的集成度。进一步，由于当所述基础处理单元的电路与主处理单元的电路电互连时，该基础处理单元的第一投影在该主处理单元的第二投影的范围内，因此，一方面，有利于所述主处理单元与所述基础处理单元键合，以实现每个主处理单元的电路与基础处理单元的电路电互连，另一方面，减小了所述主处理单元与所述基础处理单元共同所占用的面积，从而实现以简单的结构减小了神经网络半导体结构的面积，提高了神经网络芯片的集成度。附图说明图1至图3是本技术实施例的神经网络半导体结构各形成步骤的剖面结构示意图；图4是本技术实施例的神经网络半导体结构的结构示意图；图5是本技术实施例的神经网络芯片的剖面结构示意图；图6至图9是本技术另一实施例的神经网络半导体结构各形成步骤的剖面结构示意图；图10是本技术另一实施例的神经网络半导体结构的结构示意图；图11是本技术另一实施例的神经网络芯片的剖面结构示意图。具体实施方式如
技术介绍
所述，现有的芯片性能仍然需要提高。为了提高现有芯片的性能，提供的一种方法是使进行神经网络运算的芯片包括若干主电路和若干从电路，每个主电路和多个从电路电互连，其中，所述主电路获取待运算数据和运算指令，将所述待运算数据拆分为若干第一待运算数据，本文档来自技高网...

【技术保护点】
1.一种神经网络半导体结构，其特征在于，包括：/n第一基底，所述第一基底包括若干第一处理区，所述第一处理区包括若干平行于所述第一基底表面排布的基础处理单元；/n与所述第一基底键合的第二基底，所述第二基底包括若干第二处理区，每个所述第一处理区和一个所述第二处理区重叠，所述第二处理区包括若干平行于所述第二基底表面排布的主处理单元，在相互重叠的所述第一处理区和所述第二处理区中，所述主处理单元的电路与所述基础处理单元的电路之间电互连。/n

【技术特征摘要】
1.一种神经网络半导体结构，其特征在于，包括：
第一基底，所述第一基底包括若干第一处理区，所述第一处理区包括若干平行于所述第一基底表面排布的基础处理单元；
与所述第一基底键合的第二基底，所述第二基底包括若干第二处理区，每个所述第一处理区和一个所述第二处理区重叠，所述第二处理区包括若干平行于所述第二基底表面排布的主处理单元，在相互重叠的所述第一处理区和所述第二处理区中，所述主处理单元的电路与所述基础处理单元的电路之间电互连。


2.如权利要求1所述的神经网络半导体结构，其特征在于，在相互重叠的所述第一处理区和所述第二处理区中，每个所述主处理单元的电路与2个以上所述基础处理单元的电路电互连。


3.如权利要求2所述的神经网络半导体结构，其特征在于，所述基础处理单元在所述第二基底表面具有第一投影，所述主处理单元在所述第二基底表具有第二投影，当所述基础处理单元的电路与所述主处理单元的电路之间电互连时，该基础处理单元的第一投影在该主处理单元的第二投影的范围内。


4.如权利要求1至3中任一所述的神经网络半导体结构，其特征在于，还包括：位于所述第一基底和所述第二基底之间的第三基底，所述第三基底与所述第一基底键合，并且所述第三基底与所述第二基底键合，所述第三基底包括若干第三处理区，每个所述第三处理区和一个所述第一处理区以及一个所述第二处理区重叠，所述第三处理区包括若干平行于所述第三基底表面排布的分支处理单元，在相互重叠的所述第一处理区、所述第二处理区以及所述第三处理区中，所述分支处理单元的电路与所述主处理单元的电路之间电互连，并且所述分支处理单元的电路与所述基础处理单元的电路之间电互连。


5.如权利要求4所述的神经网络半导体结构，其特征在于，在相互重叠的所述第一处理区、所述第二处理区以及所述第三处理区中，每个所述主处理单元的电路与2个以上的分支处理单元的电路电互连，并且每个所述分支处理单元的电路与2个以上的基础处理单元的电路电互连。


6.如权利要求4所述的神经网络半导体结构，其特征在于，所述分支处理单元在所述第二基底表面具有第三投影，当所述分支处理单元的电路与所述主处理单元的电路之间电互连时，该分支处理单元的第三投影在该主处理单元的第一投影的范围内。


7.如权利要求2所述的神经网络半导体结构，其特征在于，所述主处理单元包括第一映射电路，所述基础处理单元包括第二映射电路。


8.如权利要求7所述的神经网络半导体结构，其特征在于，所述主处理单元还包括：向量运算器电路、算数逻辑单元电路、累加...

【专利技术属性】
技术研发人员：余兴，蒋维楠，
申请(专利权)人：芯盟科技有限公司，浙江清华长三角研究院，
类型：新型
国别省市：浙江;33