【技术实现步骤摘要】
一种DMA数据传输系统及数据传输方法
本专利技术涉及数据处理
，具体涉及一种DMA数据传输系统及数据传输方法。
技术介绍
ARM处理器是一个32位精简指令集(RISC)处理器架构，具有体积小、低功耗、低成本、高性能的特点，并且大量使用寄存器，指令执行速度更快，大多数数据操作均在寄存器中完成；FPGA现场可编程门阵列，是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物，随着FPGA技术的不断发展和创新，FPGA在应对控制复杂度低、数据量大的运算时具有较强的优势。然而FPGA在复杂算法的实现上，FPGA却远没有32位精简指令集ARM处理器灵活方便，因此将ARM处理器与FPGA可编程逻辑结合成为新一代FPGA发展的趋势，具有巨大的串行和并行处理能力，发挥了FPGA逻辑控制对大量数据进行高速处理的优势以及ARM软件编程灵活的特点。在实际应用中，如何借助ARM处理器和FPGA结合的结构，通过一种有效可靠的方法实现ARM处理器和FPGA之间的高速数据交互是目前急需解决的问题，而且能够保证数据交互的安全。
【技术保护点】
1.一种DMA数据传输系统，其特征在于，包括：ARM处理器和FPGA，所述ARM处理器连接有DDR存储器，所述DDR存储器中设置有发送环单元和接收环单元，所述发送环单元和接收环单元分别设置有至少一个数据节点，所述FPGA中包括有DMA单元和加解密单元；/n所述ARM处理器通过AXI_GP总线与所述FPGA连接，所述FPGA通过AXI_HP总线与所述DDR存储器连接；所述AXI_GP总线用于提供所述FPGA与所述ARM处理器之间的配置数据接口；所述AXI_HP总线包括2个AXI_HP接口，用于在高速通信时，通过所述FPGA中的DMA单元完成所述FPGA与所述ARM处理器之间的...
【技术特征摘要】
1.一种DMA数据传输系统，其特征在于，包括：ARM处理器和FPGA，所述ARM处理器连接有DDR存储器，所述DDR存储器中设置有发送环单元和接收环单元，所述发送环单元和接收环单元分别设置有至少一个数据节点，所述FPGA中包括有DMA单元和加解密单元；
所述ARM处理器通过AXI_GP总线与所述FPGA连接，所述FPGA通过AXI_HP总线与所述DDR存储器连接；所述AXI_GP总线用于提供所述FPGA与所述ARM处理器之间的配置数据接口；所述AXI_HP总线包括2个AXI_HP接口，用于在高速通信时，通过所述FPGA中的DMA单元完成所述FPGA与所述ARM处理器之间的数据传输；
所述发送环单元用于所述ARM处理器采用中断和轮询机制写入要发送的数据，以及用于所述FPGA采用中断和轮询机制通过DMA单元读取要接收的数据；所述接收环单元用于所述FPGA采用中断和轮询机制通过DMA单元写入要发送的数据，以及用于所述ARM处理器采用中断和轮询机制读取要接收的数据；所述加解密单元用于对所述DMA单元读取或写入的数据进行加解密处理。
2.根据权利要求1所述的DMA数据传输系统，其特征在于，所述发送环单元和所述接收环单元中的所述数据节点包括数据节点的请求命令、状态、数据存放的地址信息。
3.根据权利要求1所述的DMA数据传输系统，其特征在于，所述DMA单元设置有并行的数据发送线路和数据接收线路，同时对所述DDR存储器进行批量的读取数据和写入数据操作。
4.根据权利要求2所述的DMA数据传输系统，其特征在于，所述数据节点的请求命令包括读取操作和写入操作；所述数据节点的状态包括非空状态和非满状态；所述数据节点为非空状态时，进行数据的读取操作；所述数据节点为非满状态时，进行数据的写入操作。
5.根据权利要求2所述的DMA数据传输系统，其特征在于，所述数据节点还包括有节点序号，对所述数据节点的处理按照所述节点序号依次向前处理。
6.一种应用权利要求1所述的DMA数据传输系统的数据传输方法，其特征在于，所述数据传输方法包括DMA单元读取DDR存储器中ARM处理器写入的数据、ARM处理器读取DDR存储器中DMA单元写入的数据；
所述DMA单元读取DDR存储器中AR...
【专利技术属性】
技术研发人员：何骏，武元杰，余军，吴世勇，王斌，杨光，李银龙，王凯霖，徐诺，
申请(专利权)人：郑州信大捷安信息技术股份有限公司，
类型：发明
国别省市：河南;41
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。