一种用于FPGA实现的排序方法技术

本发明专利技术公开了一种用于FPGA实现的排序方法，在排序需求发起后，采用读取控制模块进行第一次遍历读取数据，分别送入两个数据通道，其中A通道存放每次遍历的读取到的第一数，B通道存放按顺序存放剩下的数据。将A通道和B通道的数据送入比较器进行比较，比较的结果在计数控制模块的控制下，写入相应的计数存储RAM；第一次遍历完成后，进行第二次遍历，第二遍历的起始地址在第一次遍历的基础上加1。重复第一次遍历的操作。对于数据量为N的序列而言，从需要进行N‑1轮遍历。等到第N‑1轮结束后，比较计数的过程结束。在结果模块的控制下，得到原数据在序列中所对应的新的索引值，从而得到有序的序列。

A sort method for FPGA implementation

【技术实现步骤摘要】
一种用于FPGA实现的排序方法
本专利技术涉及数据处理
，特别是一种用于FPGA实现的排序方法。
技术介绍
排序是计算机领域中必不可少的基本数据处理操作。通过排序可以使得数据能够以一定的顺序进行全排列，减少后续操作的时间。在目前的软件实现中，已经有很多比较经典的排序算法，比如：插入排序、快速排序、冒泡排序等。但是这些排序算法大都是针对软件设计的采用串行执行的方式，不利于实时性较高的工程实现。现代CPU主要利用线程的本地存储层次优化数据在存储单元中的排列，以减少访存次数以及减少访存缺失，同时利用单指令多数据流技术，来提高算法的数据级并行度；GPU则需要将多个线程组织成线程块，依靠共享内存提高线程块的访存速度，而在线程块内则使用单指令多线程技术提高线程的执行效率。FPGA则是依靠硬件描述语言或高级综合语言优化电路设计，提高资源利用率的同时提高FPGA的吞吐量。文献“吕伟新,李清清,娄俊岭.FPGA比较矩阵排序法及在中值滤波器中的应用[J].电子器件,2012,35(1):34-38.”中所提出的比较排序法很好的适应了FPGA的本文档来自技高网...

【技术保护点】
1.一种用于FPGA实现的排序方法，其特征在于，采用数据排序RAM存储待排序数据，采用读取控制模块读取排序数据并传输至比较器，待排序数据的数目为N，读取控制模块访问数据排序RAM 的次数为N-1，每次执行排序时将数据排序RAM的装载地址LOAD_ADDR初始化为0；/n读取控制模块执行以下步骤：/n步骤1.1：若是第一次读取，则设置首次读取标志first_read有效，否则设为无效；/n步骤1.2：首先设置数据排序RAM的读取地址为装载地址LOAD_ADDR，然后每个时钟节拍对数据排序RAM的读取地址进行加1操作，直至读取地址为N-1停止，从LOAD_ADDR读取的数据锁存为数据A，在步骤1....

【技术特征摘要】
1.一种用于FPGA实现的排序方法，其特征在于，采用数据排序RAM存储待排序数据，采用读取控制模块读取排序数据并传输至比较器，待排序数据的数目为N，读取控制模块访问数据排序RAM的次数为N-1，每次执行排序时将数据排序RAM的装载地址LOAD_ADDR初始化为0；
读取控制模块执行以下步骤：
步骤1.1：若是第一次读取，则设置首次读取标志first_read有效，否则设为无效；
步骤1.2：首先设置数据排序RAM的读取地址为装载地址LOAD_ADDR，然后每个时钟节拍对数据排序RAM的读取地址进行加1操作，直至读取地址为N-1停止，从LOAD_ADDR读取的数据锁存为数据A，在步骤1.2中，数据A保持不变，从LOAD_ADDR+1到N-1读取的数据锁存为数据组B，所述数据A只包含一个数据，所述数据组B包含N-LOAD_ADDR-1个数据，所述数据A与数据组B参与比较器的比较排序运算，设置数据组B有效标志valid为有效且保持在N-LOAD_ADDR-1个时钟节拍内始终保持有效；
步骤1.3：LOAD_ADDR加1，若LOAD_ADDR等于N-1，则终止本次操作，否则跳转到步骤1.1；
采用比较器比较输入到比较器的数据A与数据组B，若比较结果为数据A排在前面，则设置比较结果信号A_first为有效、否则设为无效；若比较器完成数据比较需要K个时钟周期，则采用延迟模块将读取控制模块输出的数据组B的有效标志valid与首次读取标志frist_read延迟K个时钟周期，所述有效标志valid延迟为经过延迟的有效标志valid_delay，所述首次读取标志first_read延迟为经过延迟的首次读取标志first_read_delay；所述比较器将比较结果A_first传输到计数模块，所述延迟模块将经过延迟的有效标志valid_delay和首次读取标志...

【专利技术属性】
技术研发人员：王成亮，官国飞，葛永高，王伏亮，
申请(专利权)人：江苏方天电力技术有限公司，
类型：发明
国别省市：江苏;32