逆变器并机工频同步电路和多逆变器并机的工频同步方法技术

本发明专利技术揭示了一种逆变器并机工频同步电路和多逆变器并机的工频同步方法，所述电路包括：DSP模块、状态输出模块、状态输入模块、时钟输出模块、时钟输入模块和时钟同步总线；其中，所述时钟同步总线包括状态总线和时钟总线；所述DSP模块状态输出引脚、状态输入引脚分别通过状态输出模块、状态输入模块连接状态总线；所述DSP模块时钟输出引脚、时钟输入引脚分别通过时钟输出模块、时钟输入模块连接时钟总线；所述DSP模块通过状态输入模块检测状态总线上是否有低电平信号；若有，则判定有主机，并通过时钟输入模块检测时钟总线上主机的时钟信号，通过DSP模块将逆变器输出的时钟信号调节至与时钟总线上的时钟信号一致，并通过时钟输出模块输出至时钟总线。

Power frequency synchronous circuit of inverter parallel operation and power frequency synchronous method of multi inverter parallel operation

【技术实现步骤摘要】
逆变器并机工频同步电路和多逆变器并机的工频同步方法
本专利技术涉及逆变器并机
，特别是涉及到一种逆变器并机工频同步电路和多逆变器并机的工频同步方法。
技术介绍
常规的逆变器并机方法中，都需要使用一台逆变器作为主机，并机过程需要严格的区分主从机，同步过程中，需要确定一台主机，并且并联系统中只有主机发出同步信号，若主机出现故障，将会导致并联系统中其他逆变器失去同步信号，系统可靠性低。
技术实现思路
本专利技术的主要目的为提供一种逆变器并机工频同步电路和多逆变器并机的工频同步方法，旨在解决上述系统中需要严格区分同步主机的问题。为了实现上述专利技术目的，本专利技术提出一种逆变器并机工频同步电路，所述电路包括：DSP模块，用于发出逆变器的第一状态信号，接收状态总线上的第二状态信号；以及，用于生成并发出第一时钟信号，并接收时钟总线上的第二时钟信号；当DSP模块检测到所述第二状态信号有预设电平信号时，将所述第一时钟信号调整至与所述第二时钟信号一致；当DSP模块检测到所述第二状态信号没有预设电平信号时，则抢占主机位，成为同步主机；状态输出模块，用于将所述第一状态信号放大后发送给所述状态总线；状态输入模块，用于将所述第二状态信号放大后发送给所述DSP模块；时钟输出模块，用于将所述第一时钟信号放大后发送给所述时钟总线；时钟输入模块，用于将所述第二时钟信号放大后发送给所述DSP模块。进一步地，所述DSP模块还包括PWM模块；所述PWM模块用于产生预设的第一状态信号以及第一时钟信号。进一步地，所述状态输出模块包括：电阻R1、电阻R2、电阻R3、三极管Q1、二极管D1以及第一输入源；所述电阻R1的一端连接所述DSP模块的状态输出引脚，另一端连接所述电阻R2的一端以及所述三极管Q1的基极；所述电阻R2的另一端以及所述三极管Q1的发射极接地引脚；所述三极管Q1的集电极连接所述电阻R3的一端以及所述二极管D1的正极；所述电阻R3的另一端连接第一输入源；所述二极管D1的负极连接所述状态总线。进一步地，所述状态输入模块包括：电阻R5、电阻R6、电阻R7、三极管Q2、二极管D2以及第二输入源；所述电阻R5的一端连接所述DSP模块的状态输入引脚，另一端连接所述电阻R6的一端以及所述三极管Q2的集电极；所述电阻R6的另一端连接第二输入源；所述三极管Q2的基极连接所述电阻R7的一端以及所述二极管D2的负极；所述电阻R7的另一端以及所述三极管Q2的发射极接地引脚；所述二极管D2的正极连接状态总线。进一步地，所述时钟输出模块包括：电阻R9、电阻R10、电阻R11、三极管Q3、二极管D3以及第三输入源；所述电阻R9的一端连接所述DSP模块的时钟输出引脚，另一端连接所述电阻R10的一端以及所述三极管Q3的基极；所述电阻R10的另一端以及所述三极管Q3的发射极接地引脚；所述三极管Q3的集电极连接所述电阻R11的一端以及所述二极管D3的正极；所述电阻R11的另一端连接第三输入源；所述二极管D3的负极连接所述时钟总线。进一步地，所述时钟输入模块包括：电阻R13、电阻R14、电阻R15、三极管Q4、二极管D4以及第四输入源；所述电阻R13的一端连接所述DSP模块的时钟输入引脚，另一端连接所述电阻R14的一端以及所述三极管Q4的集电极；所述电阻R14的另一端连接第四输入源；所述三极管Q4的基极连接所述电阻R15的一端以及所述二极管D4的负极；所述电阻R15的另一端以及所述三极管Q4的发射极接地引脚；所述二极管D4的正极连接时钟总线。本专利技术同时提出一种多逆变器并机的工频同步方法，基于上述任一项所述电路，所述方法包括：DSP模块产生第一状态信号和第一时钟信号，并通过状态输出模块将第一状态信号输出到状态总线，通过时钟输出模块将第一时钟信号输出到时钟总线；通过状态输入模块，接收状态总线上的第二状态信号，并检测所述第二状态信号是否有预设的电平信号；通过时钟输入模块，接收时钟总线上的第二时钟信号；若所述第二状态信号是否有预设的电平信号，则将第一时钟信号调整至与第二时钟信号相位一致。进一步地，所述通过状态输入模块，接收状态总线上的第二状态信号，并检测所述第二状态信号是否有预设的电平信号；通过时钟输入模块，接收时钟总线上的第二时钟信号的步骤之后，还包括：若所述第二状态信号没有预设的电平信号，则将所述状态输出引脚调整为输出预设电平信号，并将第一时钟信号输出到时钟总线，成为主机。进一步地，所述若有，则将第一时钟信号调整至与第二时钟信号一致的步骤，包括：若检测所述第二状态信号有预设的电平信号，则判定状态总线上有主机，进入中断并等待n个周期时间，其中n为自然数；在等待结束后的第一状态信号的上升沿或下降沿时刻，控制所述状态输出引脚输出高电平；通过时钟输入模块获取时钟总线上的第二时钟信号，捕捉所述第一时钟信号的预设相位与所述第二时钟信号预设相位的时间差t，控制第一时钟信号进入中断，T-t时间后将所述第一时钟信号输出至时钟总线上，完成同步，并将所述状态输出引脚置于预设位置；其中T为时钟信号的周期。进一步地，所述若所述第二状态信号没有预设的电平信号，则将所述状态输出引脚调整为输出预设电平信号，并将第二时钟信号输出到时钟总线，成为主机的步骤，包括：若检测所述第二状态信号没有预设的电平信号，判定状态总线上无主机，控制第一状态信号进入中断至下一个第一状态信号的上升沿或下降沿时刻，将所述状态输出引脚置于预设位置，并将第二时钟信号输出到时钟总线，将逆变器输出调整为预设频率，成为主机，结束同步流程。本专利技术揭示了一种逆变器并机工频同步电路，所述电路包括：DSP模块、状态输出模块、状态输入模块、时钟输出模块、时钟输入模块和时钟同步总线；其中，所述时钟同步总线包括状态总线和时钟总线；所述DSP模块状态输出引脚、状态输入引脚分别通过状态输出模块、状态输入模块连接状态总线；所述DSP模块时钟输出引脚、时钟输入引脚分别通过时钟输出模块、时钟输入模块连接时钟总线；所述DSP模块通过状态输入模块检测状态总线上是否有低电平信号；若有，则判定有主机，并通过时钟输入模块检测时钟总线上主机的时钟信号，并通过DSP模块将时钟信号调节至与时钟总线上主机的时钟信号一致，并通过时钟输出模块输出至时钟总线。本专利技术通过在各逆变器中内置完全相同的时钟同步电路，不严格地区分主从机关系，主从机关系只有在工频同步前阶段才存在，每台逆变器的时钟同步控制方法完全相同，某一台逆变器故障或被撤出，或是在正常使用过程中添加逆变器，对其他逆变器没有影响。附图说明图1为本申请一实施例的逆变器并机工频同步电路示意框图；图2为本申请一实施例的逆变器并机工频同步电路示意图；图3为本申请一实施例的多逆变器并机的工频同步方法流程示意图；图4为本申请另一实施例的多逆变器并机的工频同步方法流程示意图。本专利技术本文档来自技高网...

【技术保护点】
1.一种逆变器并机工频同步电路，其特征在于，所述电路包括：/nDSP模块，用于发出逆变器的第一状态信号，接收状态总线上的第二状态信号；以及，用于生成并发出第一时钟信号，并接收时钟总线上的第二时钟信号；当DSP模块检测到所述第二状态信号有预设电平信号时，将所述第一时钟信号调整至与所述第二时钟信号一致；当DSP模块检测到所述第二状态信号没有预设电平信号时，则抢占主机位，成为同步主机；/n状态输出模块，用于将所述第一状态信号放大后发送给所述状态总线；/n状态输入模块，用于将所述第二状态信号放大后发送给所述DSP模块；/n时钟输出模块，用于将所述第一时钟信号放大后发送给所述时钟总线；/n时钟输入模块，用于将所述第二时钟信号放大后发送给所述DSP模块。/n

【技术特征摘要】
1.一种逆变器并机工频同步电路，其特征在于，所述电路包括：
DSP模块，用于发出逆变器的第一状态信号，接收状态总线上的第二状态信号；以及，用于生成并发出第一时钟信号，并接收时钟总线上的第二时钟信号；当DSP模块检测到所述第二状态信号有预设电平信号时，将所述第一时钟信号调整至与所述第二时钟信号一致；当DSP模块检测到所述第二状态信号没有预设电平信号时，则抢占主机位，成为同步主机；
状态输出模块，用于将所述第一状态信号放大后发送给所述状态总线；
状态输入模块，用于将所述第二状态信号放大后发送给所述DSP模块；
时钟输出模块，用于将所述第一时钟信号放大后发送给所述时钟总线；
时钟输入模块，用于将所述第二时钟信号放大后发送给所述DSP模块。


2.根据权利要求1所述的逆变器并机工频同步电路，其特征在于，所述DSP模块还包括PWM模块；
所述PWM模块用于产生预设的第一状态信号以及第一时钟信号。


3.根据权利要求1所述的逆变器并机工频同步电路，其特征在于，所述状态输出模块包括：电阻R1、电阻R2、电阻R3、三极管Q1、二极管D1以及第一输入源；
所述电阻R1的一端连接所述DSP模块的状态输出引脚，另一端连接所述电阻R2的一端以及所述三极管Q1的基极；所述电阻R2的另一端以及所述三极管Q1的发射极接地引脚；
所述三极管Q1的集电极连接所述电阻R3的一端以及所述二极管D1的正极；所述电阻R3的另一端连接第一输入源；所述二极管D1的负极连接所述状态总线。


4.根据权利要求1所述的逆变器并机工频同步电路，其特征在于，所述状态输入模块包括：电阻R5、电阻R6、电阻R7、三极管Q2、二极管D2以及第二输入源；
所述电阻R5的一端连接所述DSP模块的状态输入引脚，另一端连接所述电阻R6的一端以及所述三极管Q2的集电极；所述电阻R6的另一端连接第二输入源；
所述三极管Q2的基极连接所述电阻R7的一端以及所述二极管D2的负极；所述电阻R7的另一端以及所述三极管Q2的发射极接地引脚；所述二极管D2的正极连接状态总线。


5.根据权利要求1所述的逆变器并机工频同步电路，其特征在于，所述时钟输出模块包括：电阻R9、电阻R10、电阻R11、三极管Q3、二极管D3以及第三输入源；
所述电阻R9的一端连接所述DSP模块的时钟输出引脚，另一端连接所述电阻R10的一端以及所述三极管Q3的基极；所述电阻R10的另一端以及所述三极管Q3的发射极接地引脚；
所述三极管Q3的集电极连接所述电阻R11的一端以及所述二极管D3的正极；所述电阻R11的另一端连接第三输入源；所述二极管D3的负极连接所述时钟总线。


6.根据权利要求1所述的逆变器并机工频同步电路，其特征在于，...

【专利技术属性】
技术研发人员：林正为，
申请(专利权)人：东莞龙升电子有限公司，
类型：发明
国别省市：广东;44