【技术实现步骤摘要】
人工智能集成电路
本专利技术涉及集成电路，特别涉及一种人工智能集成电路。
技术介绍
随着人工智能的技术的发展，人工智能技术的运算量也愈来愈大。因此，市面上开始出现各种深度学习加速器(deeplearningaccelerator)，例如可使用中央处理器(centralprocessingunit，CPU)、张量处理器(tensorprocessingunit，TPU)、现场可程序化逻辑门阵列(field-programmablegatearray，FPGA)、应用导向集成电路(application-specificintegratedcircuit，ASIC)，其中图形处理器(graphicsprocessingunit，GPU)可做为其中一种重要的深度学习加速器。相较于CPU、TPU及FPGA，GPU有较佳的可编程性、虚拟化特性及良好的软件环境。然而，GPU本身的图形处理管线对于人工智能运算而言带有大量的冗余功能，例如用于图形渲染的任务管理、储存缓冲区、光栅化、渲染输出单元等等，且上述组件占据了GPU超过1/3的...
【技术保护点】
1.一种人工智能集成电路，包括：/n一命令处理器，用以解析一命令队列以产生一或多个任务；/n多个处理组件，其中各处理组件为平行设置；/n一任务生成器，用以接收来自该命令处理器的该任务以产生多个线程以控制所述多个处理组件；/n一第一级(L1)高速缓存；以及/n一第二级(L2)高速缓存；/n其中，各处理组件包括：/n多个算术逻辑单元，用以执行算术及逻辑运算；/n多个深度学习加速器，用以执行矩阵乘加运算、激励函数及池化；/n一通用缓存器组，用以储存所述多个算术逻辑单元及该深度学习加速器在运算时所需的数据及中间结果；以及/n一存取控制器，用以控制该L1高速缓存及L2高速缓存的数据读写操作。/n
【技术特征摘要】
1.一种人工智能集成电路，包括：
一命令处理器，用以解析一命令队列以产生一或多个任务；
多个处理组件，其中各处理组件为平行设置；
一任务生成器，用以接收来自该命令处理器的该任务以产生多个线程以控制所述多个处理组件；
一第一级(L1)高速缓存；以及
一第二级(L2)高速缓存；
其中，各处理组件包括：
多个算术逻辑单元，用以执行算术及逻辑运算；
多个深度学习加速器，用以执行矩阵乘加运算、激励函数及池化；
一通用缓存器组，用以储存所述多个算术逻辑单元及该深度学习加速器在运算时所需的数据及中间结果；以及
一存取控制器，用以控制该L1高速缓存及L2高速缓存的数据读写操作。
2.如权利要求1所述的人工智能集成电路，其中，该存取控制器用以控制该L1高速缓存及L2高速缓存动态预取储存于该人工智能集成电路外部的一存储器单元的数据，以供所述多个深度学习加速器的矩阵乘加运算使用。
3.如权利要求2所述的人工智能集成电路，其中，该存储器单元为一动态随机存取存储器。
4.如权利要求2所述的人工智能集成电路，其中，该存储器单元为与该人工智能集成电路电性连接的一主机中的主机缓存存储器。
5.如权利要求2所述的人工智能集成电路，其中，该L1高速缓存包括一第一预取电路，且该L2高速缓存包括一第二预取电路，且该第一预取电路及该第二预取电路分别由该L2高速缓存及该存储器单元预取数据。
6.如权利要求5所述的人工智能集成电路，其中，当该存取控制器写入第一数据至该L1高速缓存时，该第一预取电路将该第一数据经由一第一数据压缩器进行第一数据压缩处理以产生第二数据，再将该第二数据写入该L2高速缓存，
其中，该第二预取电路经由一第二数据压缩器进行第二数据压缩处理以产生第三数据，再将该第三数据写入该存储器单元。
7.如权利要求6所述的人工智能集成电路，其中，该第一数据压缩处理使用用于展开矩阵数据的压缩算法、对该第一数据进行压缩以产生该第二数据，且该第二数据压缩处理使用基于残差的图像压缩算法及稀疏矩阵压缩算法、对来自该L2高速缓存的该第二数据进行压缩以产生该第三数据。
8.如权利要求6所述的人工智能集成电路，其中，当该存取控制器欲读取储存于该存储器单元的该第三数据时，该第二预取电路经由一第二解压缩电路对该第三数据进行第二数据解...
【专利技术属性】
技术研发人员：顾德明，
申请(专利权)人：上海兆芯集成电路有限公司，
类型：发明
国别省市：上海;31
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。