一种大规模采集阵列的同步系统技术方案

本发明专利技术公开了一种大规模采集阵列的同步系统，形成一个支持N*M*L个采集器阵列，其中的N、M、L可根据具体情况调节，即每个采集设备、子卡、采集器数量和类型都可以灵活扩展，时钟信号和同步信号被层层分发形成一个树状结构，分发过程中仅涉及PCB走线、芯片内部走线、信号分频，从而形成一个同源、相位关系固定的树状结构；该结构实现简单，不需要对信号间的相对或绝对延时关系进行分析；不仅能够实现的阵列规模大，而且可扩展性强，可以随时变更阵列的配置。

A synchronous system of large-scale acquisition array

【技术实现步骤摘要】
一种大规模采集阵列的同步系统
本专利技术涉及通信
，具体为一种大规模采集阵列的同步系统。
技术介绍
在飞机试飞测控应用中，由于测试点较多、测试点分散等原因，经常需要采用多个设备来完成现场的采集与监控；同时，由于应用的特殊需求，比如，大型飞机机械设备的振动噪声监测系统，必须对这些分散的测点进行同步采集，才能对设备的整体状态进行完整、准确的分析。这里的同步采集，不仅要求所有测试通道在同一时刻开始采集，而且要求所有通道共用一个时钟信号。传统的多设备同步，需要在设备之间共享触发信号和参考时钟两个数字信号，然后分别采集并处理两个数字信号来实现。由于需要在设备间采用两条独立的信号链路来传输，因此存在信号间的相位延迟误差问题，从而影响设备间同步精度。随着通信技术的不断发展，对采集阵列的规模和要求也越来越高。如何高效稳定地实现大规模采集阵列的同步，成为一个至关重要的问题。传统方法需要大量的采集系统结构分析、静态时序分析和约束以及繁琐的调试过程，不仅效率低而且可靠性低。基于此，研制了一种大规模采集阵列的同步系统，给出系统的基本工作原理，通过本文档来自技高网...

【技术保护点】
1.一种大规模采集阵列的同步系统，其特征在于，包括同步信号分发设备、多个采集设备、多个采集设备子卡、多个采集器；/n所述同步信号分发设备通过其内部配置的时钟和同步信号分发模块向采集设备分发N路时钟信号和N路同步信号；/n所述采集设备通过其内部配置的同步信号分发模块向采集设备子卡分发M路时钟信号和M路同步信号；/n所述采集设备子卡通过其内部配置的同步信号分发模块向采集器分发L路时钟信号和L路同步信号；/n其中，所述采集设备子卡内部设置有同步信号自动对齐模块，所述同步信号自动对齐模块采用FPGA实现，且所述同步信号自动对齐模块包括采集数据处理模块、第一同步控制模块和第二同步控制模块；所述同步信号自...

【技术特征摘要】
1.一种大规模采集阵列的同步系统，其特征在于，包括同步信号分发设备、多个采集设备、多个采集设备子卡、多个采集器；
所述同步信号分发设备通过其内部配置的时钟和同步信号分发模块向采集设备分发N路时钟信号和N路同步信号；
所述采集设备通过其内部配置的同步信号分发模块向采集设备子卡分发M路时钟信号和M路同步信号；
所述采集设备子卡通过其内部配置的同步信号分发模块向采集器分发L路时钟信号和L路同步信号；
其中，所述采集设备子卡内部设置有同步信号自动对齐模块，所述同步信号自动对齐模块采用FPGA实现，且所述同步信号自动对齐模块包括采集数据处理模块、第一同步控制模块和第二同步控制模块；所述同步信号自动对齐模块有两种工作模式，具体如下：
工作模式一：时钟信号和同步信号依次经过采集数据处理模块、第一同步控制模块后发送至采集器；即，所述第一同步控制模块不断改变同步信号的延迟量，并获取所述采集器提供的反馈，对所述采集器提供的所有反馈进行综合分析并选择一个最佳延迟量，并在该状态下向所述采集器发送同步信号来使所述采集器同步；
其中，所述第一同步控制模块基于FPGA器件的ODELAY完成同步信号的调整，调整的过程由集成在FPGA内部的嵌入式软件FPGA_PS_SDK控制；上电初期同步信号分发设备不断发送周期性的脉冲信号，在此期间SDK调用函数get_syncTap()模块获取最佳TAP值；当所述采集器采用AD9684芯片时，函数get_syncTap()模块通过写寄存器的方式不断触发AD9684进行同步操作，并回读每次操作的状态寄存器；具体如下：
第一、函数get_syncTap()模块自动判断ODELAY的TAP值；
第二、并对每个TAP值进行N次判断，其中判断次数N值可适应配置；
第三、函数get_syncTap()模块每次判断TAP值时，函数get_syncTap()模块为TAP值分配一个权重值，权重值的含义为可用度，权重值越大可用度越高，根据可用度返回一个最优的TAP值；其中，
根据函数get_syncTap()模块读取到的TAP值历史数据以及TAP值的特性，制定一个与TAP值历史数据对应的权重值对照表，使得函数get_syncTap()模块所能读取到的TAP值都能在所述权重值对照表找到对应的权重值；然后，函数get_syncTap()模块根据与TAP对应的权重值来判断该TAP值是否为最优TAP值；
工作模式二：时钟信号和同步信号依次经过采集数据处理模块、第二同步控制模块后发送至采集器；即，所述第二同步控制模块基于FPGA器件的IDELAY完成同步信号的调整，上电初期同步信号分发设备不断发送周期性的脉冲信号，在此期间通过FPGA器件的ex_trig_tap模块或ex_trig_chk模块获取最佳TAP值；
其中，ex_trig_tap模块周期性控制改变IDELAY的TAP值，ex_trig_chk模块不断检测当前TAP的测试结果；同时ex_trig_tap模块记录当前TAP值的测试结果，结果只有PASS和FAIL两种可能；
ex_trig_tap模块会自动分析32个TAP的测试结果，并输出一个最优的TAP值；
ex_trig_chk模块判断流程如下所示：
步骤1、复位两个判决计数器；
步骤2、等待N个时钟信号；
步骤3、等待期间两个判决计数器是否固定，若是，则本次判决PASS并记录本次判决结果，若否，则本次判决FALL并记录本次判决结果；
步骤4、修改TAP次数是否达到32次，若否，则返回步骤1，若是，则认定至少连续M个PASS为一个有效段，获取有效段个数X，以及每个有效段长度Y及开始点和结束点；
步骤5、判断最长有效段长度是否大于配置值，若是，则根据有效段开始和结束的位置取中间值并退出本次流程，若否，则上报硬件错误并退出本次流程；
所述同步信号自动对齐模块还用于同步信号对齐检验，所述同步信号对齐检验的步骤流程具体如下：
S1：将所述工作模式一作为常用工作模式，所述工作模式二作为检验工作模式，设定所述常用工作模式的最优TAP值与所述检验工作模式的最优TAP值之间的误差阈值范围，所述误差阈值范围可适应设置；
S2：设置一个检验等待时间段，每过一段所述检验等待时间段就启动同步信号对齐检验，即进入步骤S3，所述检验等待时间段可适应设置；
S3：获取所述常用工作模式的最优TAP值和检验工作模式的最优TAP值，并得出二者之间的最优TAP差值，将所述最优TAP差值与所述误差阈值范围进行比较判断，若所述最优TAP差值在所述误差阈值范围，则同步信号对齐检验结果为合格，否则，则同步信号对齐检验结果为不合格并向所述采集设备反馈检验结果。


2.根据权利要求1所述的一种大规模采集阵列的同步系统，其特征在于，所述采集设备内部配置有第一采集数据预处理模块和第一信号处理模块；
N路时钟信号和N路同步信号经过第一功率分配模块发送至第一采集数据预处理模块，第一采集数据预处理模块以N路时钟信号和N路同步信号作为其自身的采样标准，将外部输入的采样模拟信号转换成数字信号，并对数字信号进行降频、降采样和数据位宽调整处理得到第一量化数字信号，第一量化数字信号输出至第一信号处理模块，第一信号处理模块将获得的多路第一量化数字信号分别进行存储，并对多路第一量化数字信号进行处理，进而得到第一量化数字信号对应的第一采样数据，并且所述第一信号处理模块向所述采集设备子卡分发与所述第一采样数据对应的采样模拟信号、M路时钟信号和M路同步信号；
所述采集设备输出采用第一显示模块，所述第一显示模块与所述第一信号处理模块连接，用于读取其中的第一采样数据并显示出来；
所述第一信号处理模块采用串行数字处理方法对所述第一采集数据预处理模块输入的多路第一量化数字信号进行循环读取，并进行第一量化数字信号处理，进而得到第一量化数字信号所对应的第一采样数据。


3.根据权利要求2所述的一种大规模采集阵列的同步系统，其特征在于，所述采集设备子卡内部配置有第二采集数据预处理模块和第二信号处理模块；
M路时钟信号和M路同步信号经过第二功率分配模块发送至第二采集数据预处理模块，第二采集数据预处理模块以M路时钟信号和M路同步信号作为其自身的采样标准，将所述第一信号处理模块输入的与所述第一采样数据对应的采样模拟信号转换成数字信号，并同样对数字信号进行降频、降采样和数据位宽调整处理得到第二量化数字信号，第二量化数字信号输出至第二信号处理模块，第二信号处理模块将获得的多路第二量化数字信号分别进行存储，并对多路第二量化数字信号进行处理，进而得到第二量化数字信号对应的第二采样数据，所述第二信号处理模块向所述采集器分发与所述第二采样数据对应的采样模拟信号、L路时钟信号和L路同步信号；
所述采集设备子卡输出采用第二显示模块，所述...

【专利技术属性】
技术研发人员：王志欣，张吉林，陈开国，王维，陈世朴，费鑫，叶云涛，石璞，
申请(专利权)人：成都坤恒顺维科技股份有限公司，
类型：发明
国别省市：四川;51