集成电路装置及集成电路装置的制造方法制造方法及图纸

技术编号:24335133 阅读:41 留言:0更新日期:2020-05-29 21:58
本发明专利技术的实施方式的集成电路装置具有衬底、第1晶体管、绝缘层、第1接点、第2接点、及第1单晶部。所述第1晶体管具有第1栅极电极、以及设置在所述衬底的第1源极区域及第1漏极区域。所述第1接点面向所述第1栅极电极。所述第2接点面向所述第1源极区域与所述第1漏极区域中的一区域即第1区域。所述第1单晶部设置在所述第1区域上而形成相对于所述第1区域表面的凸部,且位于所述第1区域与所述第2接点之间。

Integrated circuit device and manufacturing method of integrated circuit device

【技术实现步骤摘要】
【国外来华专利技术】集成电路装置及集成电路装置的制造方法
本专利技术的实施方式涉及一种集成电路装置及集成电路装置的制造方法。本申请基于2018年9月14日在日本提出申请的日本专利特愿2018-172830号而主张优先权,并将其内容引用到本文中。
技术介绍
界已知悉将存储单元三维地积层而成的NAND(Not-AND,与非)型闪速存储器。[
技术介绍
文献][专利文献][专利文献1]日本专利特开2018-49968号公报
技术实现思路
[专利技术要解决的问题]本专利技术要解决的问题是提供一种能够谋求提高动作速度的集成电路装置。[解决问题的技术手段]实施方式的集成电路装置具有衬底、第1晶体管、绝缘层、第1接点、第2接点、及第1单晶部。所述第1晶体管具有第1栅极电极、以及设置在所述衬底的第1源极区域及第1漏极区域。所述绝缘层配置在所述衬底上。所述第1接点设置在所述绝缘层内,且面向所述第1栅极电极。所述第2接点设置在所述绝缘层内,且面向所述第1源极区域与所述第1漏极区域中的一区域即第1区域。所述第1单晶部设置在所述第1区域上而形成相对于所述第1区域表面的凸部,且位于所述第1区域与所述第2接点之间。附图说明图1是表示第1实施方式的集成电路装置的剖视图。图2是表示第1实施方式的柱状体周围的剖视图。图3是表示第1实施方式的集成电路装置的外围电路区域的剖视图。图4是表示第1实施方式的集成电路装置的制造方法的剖视图。图5是表示第1实施方式的集成电路装置的制造方法的剖视图。图6是表示第1实施方式的集成电路装置的制造方法的剖视图。图7是表示第1实施方式的集成电路装置的制造方法的剖视图。图8是表示第1实施方式的集成电路装置的制造方法的剖视图。图9是表示第1实施方式的集成电路装置的制造方法的剖视图。图10是表示第1实施方式的集成电路装置的制造方法的剖视图。图11是表示第1实施方式的集成电路装置的制造方法的剖视图。图12是表示第1实施方式的集成电路装置的制造方法的剖视图。图13是表示第1实施方式的集成电路装置的制造方法的剖视图。图14是表示第1实施方式的集成电路装置的制造方法的剖视图。图15是将第1实施方式的集成电路装置的主要部分放大表示的剖视图。图16是表示第1实施方式的第1变化例的集成电路装置的剖视图。图17是表示第1实施方式的第2变化例的集成电路装置的剖视图。图18是表示第2实施方式的第1晶体管的剖视图。图19是表示第3实施方式的集成电路装置的剖视图。图20是第3实施方式的集成电路装置的第1晶体管及第2晶体管附近的剖视图。图21是第3实施方式的外围电路区域的俯视图。图22是表示第3实施方式的集成电路装置的制造方法的剖视图。图23是表示第3实施方式的集成电路装置的制造方法的剖视图。图24是表示第3实施方式的集成电路装置的制造方法的剖视图。图25是表示第3实施方式的集成电路装置的制造方法的剖视图。图26是表示第3实施方式的集成电路装置的制造方法的剖视图。图27是表示第3实施方式的集成电路装置的制造方法的剖视图。图28是第3实施方式的外围电路区域的另一例的俯视图。图29是表示第3实施方式的第3变化例的集成电路装置的剖视图。具体实施方式以下,参照图式说明实施方式的集成电路装置。图式是示意性或概念性的图式,各部分的厚度与宽度的关系、部分间的大小的比率等未必与实际相同。在以下的说明中,对具有相同或类似功能的构成标注相同符号。而且,存在省略这些构成的重复说明的情况。首先,对+X方向、-X方向、Y方向、+Z方向、及-Z方向进行定义。+X方向、-X方向及Y方向是与下述半导体衬底10(参照图1)的表面15a大致平行的方向。+X方向是从下述外围电路区域Rc朝向存储器区域Rm的方向。-X方向与+X方向为相反方向。在不区分+X方向与-X方向的情况下,简称为“X方向”。Y方向是与X方向交叉(例如大致正交)的方向。+Z方向及-Z方向是与X方向及Y方向交叉(例如大致正交)的方向。+Z方向是从半导体衬底10朝向积层体20的方向。-Z方向与+Z方向为相反方向。在不区分+Z方向与-Z方向的情况下,简称为“Z方向”。在本说明书中,存在将“+Z方向”称为“上”,将“-Z方向”称为“下”的情况。但是,这些表达是为了方便起见,而并非规定重力方向的表达。在本实施方式中,+Z方向是“第1方向”的一例。+X方向是“第2方向”的一例。在本说明书中,所谓“连接”,并不限定于物理性地连接的情况,也包含电连接的情况。在本说明书中,所谓“面向”,并不限定于2个部件相互相接的情况,也包含在2个部件之间存在其它部件的情况。在本说明书中,所谓“设置在衬底(或衬底部)”,包含在衬底的内部形成对象物的至少一部分的情况、或在衬底上形成对象物的至少一部分的情况。(第1实施方式)对第1实施方式的集成电路装置1进行说明。图1是表示本实施方式的集成电路装置1的剖视图。集成电路装置1例如是非易失性半导体存储装置,例如为NAND型闪速存储器。集成电路装置1例如具备半导体衬底10、积层体20、多个柱状体25、多个单晶部26、绝缘层30、多个接点41、多个接点42、多个晶体管50、70、多个单晶部61、62、及多个接点80、90。此外,在图1中,柱状体25、单晶部26、及接点41只各图示出1个。半导体衬底10是包含单晶硅的硅衬底。在半导体衬底10上层部的一部分设置有包含例如硅氧化物的多个元件分离绝缘区域11(STI:ShallowTrenchIsolation,浅沟槽隔离,以下称为“元件分离部11”)。多个元件分离部11包含第1元件分离部11A、第2元件分离部11B、及第3元件分离部11C。第1元件分离部11A设置在下述存储器区域Rm与外围电路区域Rc的交界处。第2元件分离部11B设置在第1晶体管50与第2晶体管70之间。第3元件分离部11C位于相对于第2晶体管70来说与第2元件分离部11B为相反侧。半导体衬底10具有第1衬底部15、第2衬底部16、及第3衬底部17。第2衬底部16及第3衬底部17的Z方向上的厚度比第1衬底部15厚。在第1衬底部15、第3衬底部17与第2衬底部16之间设置有基于Z方向上的厚度差异的阶差ST1、ST2。第1衬底部15的表面(上表面)15a位于比第2衬底部16的表面(上表面)16a及第3衬底部17的表面(上表面)17a更靠下方。由此,例如,吸收下述第1晶体管50的第1栅极绝缘膜54与第2晶体管70的第2栅极绝缘膜74的厚度差异(参照图3)。但是,设置阶差ST1、ST2的理由并不限定于所述例子。存储器区域Rm是供设置多个存储单元晶体管MT的区域。存储器区域Rm在半导体衬底10中设置在第3衬底部17。存储单元区域Rm例如包含积层体20、多个柱状体25、多个单晶部26、本文档来自技高网...

【技术保护点】
1.一种集成电路装置,具备:/n衬底;/n第1晶体管,具有第1栅极电极、以及设置在所述衬底的第1源极区域及第1漏极区域;/n绝缘层,配置在所述衬底上;/n第1接点,设置在所述绝缘层内,且面向所述第1栅极电极;/n第2接点,设置在所述绝缘层内,且面向所述第1源极区域与所述第1漏极区域中的一区域即第1区域;以及/n第1单晶部,设置在所述第1区域上而形成相对于所述第1区域表面的凸部,且位于所述第1区域与所述第2接点之间。/n

【技术特征摘要】
【国外来华专利技术】20180914 JP 2018-1728301.一种集成电路装置,具备:
衬底;
第1晶体管,具有第1栅极电极、以及设置在所述衬底的第1源极区域及第1漏极区域;
绝缘层,配置在所述衬底上;
第1接点,设置在所述绝缘层内,且面向所述第1栅极电极;
第2接点,设置在所述绝缘层内,且面向所述第1源极区域与所述第1漏极区域中的一区域即第1区域;以及
第1单晶部,设置在所述第1区域上而形成相对于所述第1区域表面的凸部,且位于所述第1区域与所述第2接点之间。


2.根据权利要求1所述的集成电路装置,其还具备:
第3接点,设置在所述绝缘层内,且面向所述第1源极区域与所述第1漏极区域中的另一区域即第2区域;以及
第2单晶部,与所述第1单晶部隔开地设置在所述第2区域上,形成相对于所述第2区域表面的凸部,且位于所述第2区域与所述第3接点之间。


3.根据权利要求1所述的集成电路装置,其中
所述第1单晶部包含成为供体或受体的杂质。


4.根据权利要求1所述的集成电路装置,其中
所述第1单晶部包含n-型半导体。


5.根据权利要求1所述的集成电路装置,其中
所述衬底具有设置着所述第1晶体管的第1衬底部、及在与所述第1衬底部的交界处具有阶差且比所述第1衬底部厚的第2衬底部;
所述第1单晶部的高度为所述阶差的高度以下。


6.根据权利要求5所述的集成电路装置,其还具备:
第2晶体管,具有第2栅极电极、以及设置在所述衬底的第2源极区域及第2漏极区域,且设置在所述第2衬底部;
第4接点,设置在所述绝缘层内,且面向所述第2栅极电极;以及
第5接点,设置在所述绝缘层内,面向所述第2源极区域与所述第2漏极区域中的一区域即第3区域,并且与所述第3区域直接相接。


7.根据权利要求6所述的集成电路装置,其还具备:
积层体,积层多个导电膜及多个绝缘膜而成;及
柱状体,设置在所述积层体内,包含半导体主体、及设置在所述半导体主体与所述多个导电层之间的电荷蓄积膜;且
当在从所述衬底朝向所述积层体的第1方向上,将所述多个导电膜中最远离所述衬底的导电膜与所述衬底之间的距离设为第1距离时,
所述第5接点在所述第1方向上距所述衬底的表面在所述第1距离的范围内具有与所述第1方向不同的第2方向上的宽度不连续地变化的阶差,
所述第4接点的所述第2方向上的宽度在所述第1方向上至少从所述衬底的表面跨及所述第1距离连续地变化。


8.根据权利要求6所述的集成电路装置,其中所述第5接点具有第1柱状部及第2柱状部;且
所述第1柱状部在所述第1方向上位于所述衬底与所述第2柱状部之间,并且具有与所述第2柱状部相接的第1端;
所述第2柱状部具有与所述第1柱状部相接的第2端;
在与所述第1方向不同的第2方向上,所述第1柱状部的第1端的宽度大于所述第2柱状部的第2端的宽度。


9.根据权利要求6所述的集成电路装置,其中所述第5接点具有第1柱状部、第2柱状部、及接合部;且
所述第1柱状部、所述接合部、及所述第2柱状部依序在所述第1方向上排列;
所述接合部具有与所述第2柱状部相接的第1端;
所述第2柱状部具有与所述接合部相接的第2端;
在与所述第1方向不同的第2方向上,所述接合部的第1端的宽度大于所述第2柱状部的第2端的宽度。


10.根据权利要求9所述的集成电路装置,其中
所述第1柱状部具有与所述接合部相接的第1端;且
从所述第1方向观察,所述第2柱状部的第2端与所述第1柱状部的第1端的位置不同。


11.根据权利要求9所述的集成电路装置,其中
所述绝缘层从靠近所述衬底的位置起具有第1层、第2层、第3层;且
所述第1柱状部及接合部位于所述...

【专利技术属性】
技术研发人员:位田友哉北本克征
申请(专利权)人:东芝存储器株式会社
类型:发明
国别省市:日本;JP

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