【技术实现步骤摘要】
【国外来华专利技术】集成电路装置及集成电路装置的制造方法
本专利技术的实施方式涉及一种集成电路装置及集成电路装置的制造方法。本申请基于2018年9月14日在日本提出申请的日本专利特愿2018-172830号而主张优先权,并将其内容引用到本文中。
技术介绍
界已知悉将存储单元三维地积层而成的NAND(Not-AND,与非)型闪速存储器。[
技术介绍
文献][专利文献][专利文献1]日本专利特开2018-49968号公报
技术实现思路
[专利技术要解决的问题]本专利技术要解决的问题是提供一种能够谋求提高动作速度的集成电路装置。[解决问题的技术手段]实施方式的集成电路装置具有衬底、第1晶体管、绝缘层、第1接点、第2接点、及第1单晶部。所述第1晶体管具有第1栅极电极、以及设置在所述衬底的第1源极区域及第1漏极区域。所述绝缘层配置在所述衬底上。所述第1接点设置在所述绝缘层内,且面向所述第1栅极电极。所述第2接点设置在所述绝缘层内,且面向所述第1源极区域与所述第1漏极区域中的一区域即第1区域。所述第1单晶部设置在所述第1区域上而形成相对于所述第1区域表面的凸部,且位于所述第1区域与所述第2接点之间。附图说明图1是表示第1实施方式的集成电路装置的剖视图。图2是表示第1实施方式的柱状体周围的剖视图。图3是表示第1实施方式的集成电路装置的外围电路区域的剖视图。图4是表示第1实施方式的集成电路装置的制造方法的剖视图。图5是表示第1 ...
【技术保护点】
1.一种集成电路装置,具备:/n衬底;/n第1晶体管,具有第1栅极电极、以及设置在所述衬底的第1源极区域及第1漏极区域;/n绝缘层,配置在所述衬底上;/n第1接点,设置在所述绝缘层内,且面向所述第1栅极电极;/n第2接点,设置在所述绝缘层内,且面向所述第1源极区域与所述第1漏极区域中的一区域即第1区域;以及/n第1单晶部,设置在所述第1区域上而形成相对于所述第1区域表面的凸部,且位于所述第1区域与所述第2接点之间。/n
【技术特征摘要】
【国外来华专利技术】20180914 JP 2018-1728301.一种集成电路装置,具备:
衬底;
第1晶体管,具有第1栅极电极、以及设置在所述衬底的第1源极区域及第1漏极区域;
绝缘层,配置在所述衬底上;
第1接点,设置在所述绝缘层内,且面向所述第1栅极电极;
第2接点,设置在所述绝缘层内,且面向所述第1源极区域与所述第1漏极区域中的一区域即第1区域;以及
第1单晶部,设置在所述第1区域上而形成相对于所述第1区域表面的凸部,且位于所述第1区域与所述第2接点之间。
2.根据权利要求1所述的集成电路装置,其还具备:
第3接点,设置在所述绝缘层内,且面向所述第1源极区域与所述第1漏极区域中的另一区域即第2区域;以及
第2单晶部,与所述第1单晶部隔开地设置在所述第2区域上,形成相对于所述第2区域表面的凸部,且位于所述第2区域与所述第3接点之间。
3.根据权利要求1所述的集成电路装置,其中
所述第1单晶部包含成为供体或受体的杂质。
4.根据权利要求1所述的集成电路装置,其中
所述第1单晶部包含n-型半导体。
5.根据权利要求1所述的集成电路装置,其中
所述衬底具有设置着所述第1晶体管的第1衬底部、及在与所述第1衬底部的交界处具有阶差且比所述第1衬底部厚的第2衬底部;
所述第1单晶部的高度为所述阶差的高度以下。
6.根据权利要求5所述的集成电路装置,其还具备:
第2晶体管,具有第2栅极电极、以及设置在所述衬底的第2源极区域及第2漏极区域,且设置在所述第2衬底部;
第4接点,设置在所述绝缘层内,且面向所述第2栅极电极;以及
第5接点,设置在所述绝缘层内,面向所述第2源极区域与所述第2漏极区域中的一区域即第3区域,并且与所述第3区域直接相接。
7.根据权利要求6所述的集成电路装置,其还具备:
积层体,积层多个导电膜及多个绝缘膜而成;及
柱状体,设置在所述积层体内,包含半导体主体、及设置在所述半导体主体与所述多个导电层之间的电荷蓄积膜;且
当在从所述衬底朝向所述积层体的第1方向上,将所述多个导电膜中最远离所述衬底的导电膜与所述衬底之间的距离设为第1距离时,
所述第5接点在所述第1方向上距所述衬底的表面在所述第1距离的范围内具有与所述第1方向不同的第2方向上的宽度不连续地变化的阶差,
所述第4接点的所述第2方向上的宽度在所述第1方向上至少从所述衬底的表面跨及所述第1距离连续地变化。
8.根据权利要求6所述的集成电路装置,其中所述第5接点具有第1柱状部及第2柱状部;且
所述第1柱状部在所述第1方向上位于所述衬底与所述第2柱状部之间,并且具有与所述第2柱状部相接的第1端;
所述第2柱状部具有与所述第1柱状部相接的第2端;
在与所述第1方向不同的第2方向上,所述第1柱状部的第1端的宽度大于所述第2柱状部的第2端的宽度。
9.根据权利要求6所述的集成电路装置,其中所述第5接点具有第1柱状部、第2柱状部、及接合部;且
所述第1柱状部、所述接合部、及所述第2柱状部依序在所述第1方向上排列;
所述接合部具有与所述第2柱状部相接的第1端;
所述第2柱状部具有与所述接合部相接的第2端;
在与所述第1方向不同的第2方向上,所述接合部的第1端的宽度大于所述第2柱状部的第2端的宽度。
10.根据权利要求9所述的集成电路装置,其中
所述第1柱状部具有与所述接合部相接的第1端;且
从所述第1方向观察,所述第2柱状部的第2端与所述第1柱状部的第1端的位置不同。
11.根据权利要求9所述的集成电路装置,其中
所述绝缘层从靠近所述衬底的位置起具有第1层、第2层、第3层;且
所述第1柱状部及接合部位于所述...
【专利技术属性】
技术研发人员:位田友哉,北本克征,
申请(专利权)人:东芝存储器株式会社,
类型:发明
国别省市:日本;JP
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