一种神经元电路制造技术

本发明专利技术涉及神经网络领域，尤其涉及一种神经元电路，旨在解决现有技术中芯片成本高，数据处理时间长的问题。本发明专利技术包括：输入层芯片、多个卷积层芯片、输出层芯片和开关电容阵列，其中，输入层芯片、多个卷积层芯片和输出层芯片依次通过开关电容阵列的极板互联，形成3D堆叠结构。本发明专利技术通过开关电容阵列将输入层、多个卷积层及输出层芯片立体堆叠，多个卷积层芯片采用多层芯片实现，无需增大芯片面积，可以并行处理大量数据，减少数据处理时间，且流水线的数据处理方式更加真实的模拟人类大脑。

A neuron circuit

【技术实现步骤摘要】
一种神经元电路
本专利技术涉及神经网络领域，尤其涉及一种神经元电路。
技术介绍
卷积神经网络中最大的操作是乘加(MAC)操作，乘操作可以采用异或逻辑电路实现，加操作可以采用基于电荷再分配技术的开关电容阵列实现。然而，在一个包含多个卷积层的超大规模的卷积神经网络中，可能有数百万甚至数亿的MAC操作，需要使用大量电容，这将极大的增加芯片面积，受制于芯片面积，卷积层芯片和开关电容阵列通常需要复用，但这会导致数据处理时间长等问题。
技术实现思路
本专利技术所要解决的技术问题是针对现有技术的不足，提供一种3D堆叠结构，通过开关电容阵列将输入层、多个卷积层及输出层芯片立体堆叠，多个卷积层芯片采用多层芯片实现，无需增大芯片面积，可以并行处理大量数据，更加真实的模拟人类大脑。本专利技术解决上述技术问题的技术方案如下：一种神经元电路，包括：输入层芯片、多个卷积层芯片、输出层芯片和开关电容阵列，其中，所述输入层芯片、多个所述卷积层芯片和输出层芯片依次通过所述开关电容阵列的极板互联，形成3D堆叠结构。在一些优先的实施例中，所述开关电容阵列的上极板位于上层芯片的背部，下极板位于下层芯片的顶部，上下两个极板之间填充介质材料，使相邻的两层芯片互联，形成3D堆叠结构。在一些优先的实施例中，激活值以数字量参与运算，所述输入层芯片包括：数据存储器、权重存储器和逻辑电路，每个所述卷积层芯片包括：比较/放大电路、缩放电路、A/D转换电路和逻辑电路，输出层芯片包括：比较/放大电路、缩放电路和A/D转换电路，其中，所述数据存储器，用于存储数据；所述权重存储器，用于存储与所述数据一一对应的权重值；所述逻辑电路，基于所述数据存储器和所述权重存储器，用于对数据和所述数据对应的权重值进行乘操作；所述开关电容阵列，基于电荷再分配技术，用于向比较/放大电路提供分压。所述比较/放大电路，基于所述分压对各个乘操作结果进行宽矢量求和。所述缩放电路，基于储存在权重存储器的缩放因子对所述宽矢量和进行缩放操作得到最终模拟电压V。所述A/D转换电路，用于将模拟电压值V转换为数据量后储存到所述数据存储器中。在一些优先的实施例中，激活值以模拟量参与运算，所述输入层芯片包括：数据存储器、D/A转换电路、权重存储器和开关控制电路，每个所述卷积层芯片包括：比较/放大电路、缩放电路、锁存电路和开关控制电路，所述输出层芯片包括：比较/放大电路、缩放电路和A/D转换电路，其中，所述数据存储器，用于存储数据；所述D/A转换电路，用于将所述数据存储器中存储的多比特位的数字量的数据转换成相应的模拟量；所述权重存储器，用于存储与所述数据存储器中数据一一对应的权重值；所述开关控制电路，基于所述D/A转换电路输出结果和所述权重存储器，对数据和所述数据对应的权重值进行乘操作；所述开关电容阵列，基于电荷再分配技术，用于向比较/放大电路提供分压；所述比较/放大电路，基于所述分压对各个乘操作结果进行宽矢量求和；所述缩放电路，基于储存在权重存储器的缩放因子对所述宽矢量和进行缩放操作得到最终模拟电压V；所述锁存电路，用于锁定并存储模拟电压；所述A/D转换电路，用于将所述模拟电压值V转换成数字量。本专利技术的有益效果是：通过开关电容阵列将输入层芯片、卷积层芯片及输出层芯片3D立体堆叠，大大降低芯片面积，降低成本。且多个卷积层芯片通过多层芯片实现，输入的数据从上到下依次完成多个卷积运算后得到最终输出结果，这种数据处理方式增强数据处理能力，减少数据处理时间，且流水线的数据处理方式更加真实的模拟人类大脑。本专利技术附加的方面的优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本专利技术实践了解到。附图说明为了更清楚地说明本专利技术实施例的技术方案，下面将对本专利技术实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面所描述的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1为本专利技术实施例提供的神经元电路的3D堆叠结构侧视示意图；图2为本专利技术实施例提供的神经元电路的结构示意框图；图3为本专利技术实施例提供的神经元电路的结构示意框图；图4为图2所示的神经元电路的输入层芯片俯视示意图；图5为图3所示的神经元电路的输入层芯片俯视示意图；图6为图2所示的神经元电路的卷积层芯片俯视示意图；图7为图3所示的神经元电路的卷积层芯片俯视示意图；图8为图2和图3所示的神经元电路的输出层芯片俯视示意图；具体实施方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术的一部分实施例，而不是全部实施例。基于本专利技术中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都应属于本专利技术保护的范围。另外，需要说明的是，为了便于描述，附图中仅示出了与有关专利技术相关的部分。还应理解，在不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。本申请提供了一种神经元电路包括：输入层芯片、多个卷积层芯片、输出层芯片和开关电容阵列。其中，输入层芯片、多个卷积层芯片和输出层芯片依次通过开关电容阵列中的极板互联，形成3D堆叠结构。具体的，开关电容阵列的上极板位于上层芯片的背部，下极板位于下层芯片的顶部，上下两个极板之间填充介质材料，使相邻的两层芯片互联，形成3D堆叠结构。在上述实施例中，开关电容的上下两个极板之间填充介质材料可以为胶，或者与胶具有相同功能的其他材料。本专利技术实施例中的神经元电路，通过开关电容阵列将输入层芯片、卷积层芯片及输出层芯片3D立体堆叠，大大降低芯片面积，降低成本。且多个卷积层芯片通过多层芯片实现，输入的数据从上到下依次完成多个卷积运算后得到最终输出结果，这种数据处理方式增强数据处理能力，减少数据处理时间，且流水线的数据处理方式更加真实的模拟人类大脑。为了更加清晰地对本专利技术的神经元电路进行说明，下面结合图1到图8对本专利技术实施例中各模块展开详细的描述。如图1所示，为本专利技术的一种神经元电路的3D堆叠结构示意图，该神经元电路包括：输入层芯片1、开关电容阵列4、卷积层芯片2、输出层芯片3。其中，输入层芯片1、卷积层芯片2及输出层芯片3通过开关电容阵列4堆叠摆放形成3D堆叠结构。开关电容阵列采用层叠结构，上极板位于上层芯片的背部，下极板位于下层芯片的顶部，两个极板之间填充介质材料如胶等，从而将两层芯片互联，形成3D堆叠结构。如图2所示，为本专利技术的实施例提供的另一种神经元电路的结构示意框图。在该神经元电路的神经网络中激活值以数字量参与运算。该神经元电路包括：输入层芯片1、多个卷积层芯片2、输出层芯片3和开关电容阵列4。其中，输入层芯片1包括：数据存储器1本文档来自技高网...

【技术保护点】
1.一种神经元电路，其特征在于，包括：输入层芯片、多个卷积层芯片、输出层芯片和开关电容阵列，其中，/n所述输入层芯片、多个所述卷积层芯片和输出层芯片依次通过所述开关电容阵列的极板互联，形成3D堆叠结构。/n

【技术特征摘要】
1.一种神经元电路，其特征在于，包括：输入层芯片、多个卷积层芯片、输出层芯片和开关电容阵列，其中，
所述输入层芯片、多个所述卷积层芯片和输出层芯片依次通过所述开关电容阵列的极板互联，形成3D堆叠结构。


2.根据权利要求1所述的神经元电路，其特征在于，所述开关电容阵列的上极板位于上层芯片的背部，下极板位于下层芯片的顶部，上下两个极板之间填充介质材料，使相邻的两层芯片互联，形成3D堆叠结构。


3.根据权利要求1或2所述的神经元电路，其特征在于，激活值以数字量参与运算，所述输入层芯片包括：数据存储器、权重存储器和逻辑电路，每个所述卷积层芯片包括：比较/放大电路、缩放电路、A/D转换电路和逻辑电路，输出层芯片包括：比较/放大电路、缩放电路和A/D转换电路，其中，
所述数据存储器，用于存储数据；
所述权重存储器，用于存储与所述数据一一对应的权重值；
所述逻辑电路，基于所述数据存储器和所述权重存储器，用于对数据和所述数据对应的权重值进行乘操作；
所述开关电容阵列，基于电荷再分配技术，用于向比较/放大电路提供分压；
所述比较/放大电路，基于所述分压对各个乘操作结果进行宽矢量求和；
所述缩放电路，基于储存在权重存储器的缩放...

【专利技术属性】
技术研发人员：张峰，李淼，马春宇，赵婷，
申请(专利权)人：天津智模科技有限公司，
类型：发明
国别省市：天津;12