静电保护电路及芯片制造技术

技术编号:24329960 阅读:33 留言:0更新日期:2020-05-29 19:16
本公开提供一种静电保护电路及芯片,静电保护电路包括:第一静电旁路,包括第一P型晶体管,漏极耦接于第一节点,源极耦接于第一电压,栅极通过第一电阻模块连接于第二电压,第一节点电连接于信号输入引脚;第二静电旁路,包括第一N型晶体管,漏极耦接于第一节点,源极耦接于第二电压,栅极通过第二电阻模块连接于第一电压;输入缓冲电路,至少包括栅极耦接于第二节点的第二N型晶体管和第二P型晶体管;第三P型晶体管,耦接于第一节点、第二节点,控制端耦接于第三节点;控制模块,耦接于第一电压、第二电压、第三节点,用于控制第三P型晶体管在ESD电流产生时关断。本公开实施例可以克服MOS管栅氧化层厚度降低导致的GGNMOS电路保护功能失效问题。

Electrostatic protection circuit and chip

【技术实现步骤摘要】
静电保护电路及芯片
本公开涉及半导体
,具体而言,涉及一种静电保护电路及应用该静电保护电路的芯片。
技术介绍
ESD(ElectrostaticDischarge,静电放电)保护电路的设计对于集成电路芯片具有重要意义。当ESD发生时,瞬态电压通过芯片管脚(PAD)进入内部电路,电荷的瞬态累积可对芯片内部电路的器件造成损坏。被设计在PAD旁且耦接于PAD的ESD电路可以为这些瞬态电压提供低阻旁路,使其进入电源线(VDD或VSS),保护芯片内部工作电路。GGNMOS(gate-groundedNMOS,栅极接地的N型MOS管)静电保护电路是一种常用的静电保护电路,由栅极接地的晶体管为ESD电流提供低阻旁路,避免其击穿输入缓冲电路中的晶体管的栅极氧化层。在现有的GGNMOS静电保护电路中,GGNMOS的PN结击穿电压小于输入缓冲电路(buffer)中的晶体管的栅氧化层的击穿电压,当瞬态ESD电流通过芯片管脚(PAD)进入时,GGNMOS的PN结被瞬间击穿,将该电流旁路到电源线,实现保护目的。但是,随着工艺进步,晶体管栅氧化层的厚度越来越小,已经低于PN结的击穿电压,ESD电流会首先击穿输入缓冲电路的晶体管栅极氧化物,现有的通过GGNMOS形成的ESD保护电路失去意义。需要说明的是,在上述
技术介绍
部分公开的信息仅用于加强对本公开的背景的理解,因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
技术实现思路
本公开的目的在于提供一种静电保护电路,用于至少在一定程度上克服由于相关技术中的缺陷导致的GGNMOS静电保护电路无法适应由技术进步带来的栅氧化层厚度降低的问题。根据本公开的第一方面,提供一种静电保护电路,包括:第一静电旁路,至少包括第一P型晶体管,所述第一P型晶体管的漏极耦接于第一节点,源极耦接于第一电压,栅极通过第一电阻模块连接于第一电压,所述第一节点电连接于信号输入引脚;第二静电旁路,至少包括第一N型晶体管,所述第一N型晶体管的漏极耦接于所述第一节点,源极耦接于所述第二电压,栅极通过第二电阻模块连接于所述第二电压;输入缓冲电路,至少包括第二N型晶体管和第二P型晶体管,所述第二N型晶体管的栅极和所述第二P型晶体管的栅极耦接于第二节点;第三P型晶体管,第一端耦接于所述第一节点,第二端耦接于所述第二节点,控制端耦接于第三节点;控制模块,第一端耦接于所述第一电压,第二端耦接于所述第二电压,输出端耦接于所述第三节点,用于控制所述第三P型晶体管在ESD电流产生时关断;其中,所述第一电阻模块和所述第二电阻模块用于提供电阻功能。在本公开的一种示例性实施例中,所述控制模块包括:第一电容,第一端耦接于所述第一电压,第二端耦接于第三节点;第三电阻模块,用于提供电阻功能,第一端耦接于所述第三节点,第二端耦接于所述第二电压。在本公开的一种示例性实施例中,所述第一电阻模块通过第一电阻实现,或者所述第一电阻模块通过第四P型晶体管实现,所述第四P型晶体管的漏极耦接于所述第一P型晶体管的栅极,所述第四P型晶体管的源极耦接于所述第一电压,所述第四P型晶体管的栅极通过第二电阻连接所述第二电压。在本公开的一种示例性实施例中,所述第二电阻模块通过第三电阻实现,或者所述第二电阻模块通过第三N型晶体管实现,所述第三N型晶体管的漏极耦接于所述第一N型晶体管的栅极,所述第三N型晶体管的源极耦接于所述第二电压,所述第三N型晶体管的栅极通过第四电阻连接所述第一电压。在本公开的一种示例性实施例中,所述第三电阻模块通过第五电阻实现,或者所述第三电阻模块通过第四N型晶体管实现,所述第四N型晶体管的漏极耦接于所述第三节点,源极耦接于所述第二电压,栅极通过第六电阻耦接于所述第一电压。在本公开的一种示例性实施例中,还包括:第一二极管,正极耦接于所述信号输入引脚,负极耦接于所述第一电压;第二二极管,负极耦接于所述信号输入引脚,正极耦接于所述第一电压;第七电阻,第一端耦接于所述信号输入引脚,第二端耦接于所述第一节点。在本公开的一种示例性实施例中,所述输入缓冲电路通过反向器实现,所述反向器由所述第二P型晶体管和所述第二N型晶体管组成,所述反向器的第一端耦接于所述第一电压,第二端耦接于所述第二电压,第三端耦接于所述第二节点,第四端耦接于内部电路。在本公开的一种示例性实施例中,所述输入缓冲电路通过施密特触发器实现,所述施密特触发器由第五P型晶体管、所述第二P型晶体管、所述第二N型晶体管、第五N型晶体管、第六P型晶体管、第六N型晶体管组成,所述施密特触发器的第一端耦接于所述第一电压,第二端耦接于所述第二电压,第三端耦接于所述第二节点,第四端耦接于内部电路。根据本公开的一个方面,提供一种芯片,一或多个管脚电连接如上述任意一项所述的静电保护电路。本公开实施例提供的静电保护电路通过在静电保护电路与输入缓冲电路之间设置栅极受控的PMOS,可以在不影响电路的正常工作的前提下增大击穿输入缓冲电路的难度,有效克服由于栅氧化层厚度降低带来的ESD保护电路失效问题。应当理解的是,以上的一般描述和后文的细节描述仅是示例性和解释性的,并不能限制本公开。附图说明此处的附图被并入说明书中并构成本说明书的一部分,示出了符合本公开的实施例,并与说明书一起用于解释本公开的原理。显而易见地,下面描述中的附图仅仅是本公开的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。图1是本公开提供的静电保护电路的示意图。图2是一个实施例中静电保护电路的示意图。图3A~图3C是本公开三个实施例中各电阻模块的实现电路示意图。图4是本公开一个实施例中输入缓冲电路的示意图。具体实施方式现在将参考附图更全面地描述示例实施方式。然而,示例实施方式能够以多种形式实施,且不应被理解为限于在此阐述的范例;相反,提供这些实施方式使得本公开将更加全面和完整,并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中,提供许多具体细节从而给出对本公开的实施方式的充分理解。然而,本领域技术人员将意识到,可以实践本公开的技术方案而省略所述特定细节中的一个或更多,或者可以采用其它的方法、组元、装置、步骤等。在其它情况下,不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。此外,附图仅为本公开的示意性图解,图中相同的附图标记表示相同或类似的部分,因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体,不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体,或在一个或多个硬件模块或集成电路中实现这些功能实体,或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。图1是本公开提供的静电保护本文档来自技高网...

【技术保护点】
1.一种静电保护电路,其特征在于,包括:/n第一静电旁路,至少包括第一P型晶体管,所述第一P型晶体管的漏极耦接于第一节点,源极耦接于第一电压,栅极通过第一电阻模块连接于第一电压,所述第一节点电连接于信号输入引脚;/n第二静电旁路,至少包括第一N型晶体管,所述第一N型晶体管的漏极耦接于所述第一节点,源极耦接于第二电压,栅极通过第二电阻模块连接于所述第二电压;/n输入缓冲电路,至少包括第二N型晶体管和第二P型晶体管,所述第二N型晶体管的栅极和所述第二P型晶体管的栅极耦接于第二节点;/n第三P型晶体管,第一端耦接于所述第一节点,第二端耦接于所述第二节点,控制端耦接于第三节点;/n控制模块,第一端耦接于所述第一电压,第二端耦接于所述第二电压,输出端耦接于所述第三节点,用于控制所述第三P型晶体管在ESD电流产生时关断;/n其中,所述第一电阻模块和所述第二电阻模块用于提供电阻功能。/n

【技术特征摘要】
1.一种静电保护电路,其特征在于,包括:
第一静电旁路,至少包括第一P型晶体管,所述第一P型晶体管的漏极耦接于第一节点,源极耦接于第一电压,栅极通过第一电阻模块连接于第一电压,所述第一节点电连接于信号输入引脚;
第二静电旁路,至少包括第一N型晶体管,所述第一N型晶体管的漏极耦接于所述第一节点,源极耦接于第二电压,栅极通过第二电阻模块连接于所述第二电压;
输入缓冲电路,至少包括第二N型晶体管和第二P型晶体管,所述第二N型晶体管的栅极和所述第二P型晶体管的栅极耦接于第二节点;
第三P型晶体管,第一端耦接于所述第一节点,第二端耦接于所述第二节点,控制端耦接于第三节点;
控制模块,第一端耦接于所述第一电压,第二端耦接于所述第二电压,输出端耦接于所述第三节点,用于控制所述第三P型晶体管在ESD电流产生时关断;
其中,所述第一电阻模块和所述第二电阻模块用于提供电阻功能。


2.如权利要求1所述的静电保护电路,其特征在于,所述控制模块包括:
第一电容,第一端耦接于所述第一电压,第二端耦接于第三节点;
第三电阻模块,用于提供电阻功能,第一端耦接于所述第三节点,第二端耦接于所述第二电压。


3.如权利要求1所述的静电保护电路,其特征在于,所述第一电阻模块通过第一电阻实现,或者所述第一电阻模块通过第四P型晶体管实现,所述第四P型晶体管的漏极耦接于所述第一P型晶体管的栅极,所述第四P型晶体管的源极耦接于所述第一电压,所述第四P型晶体管的栅极通过第二电阻连接所述第二电压。


4.如权利要求1所述的静电保护电路,其特征在于,所述第二电阻模块通过第三电阻实现,或者所述第二...

【专利技术属性】
技术研发人员:许杞安
申请(专利权)人:长鑫存储技术有限公司
类型:新型
国别省市:安徽;34

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