存储阵列制造技术

本公开提供一种存储阵列。存储阵列包括：呈m行n列排列的mn/2个单晶硅柱，所述单晶硅柱位于奇数行偶数列和偶数行奇数列，或者位于奇数行奇数列和偶数行偶数列；n列平行排列的位线，每条所述位线包裹一列所述单晶硅柱的下部；m/2行平行排列的字线，每条所述字线连接相邻两行单晶硅柱的中部，每条所述字线连接的所述单晶硅柱均不相同，所述字线为直线；mn/2个电容，所述电容的下极板分别与所述mn/2个单晶硅柱的上部电连接。本公开实施例可以增加存储阵列中存储单元的密度。

【技术实现步骤摘要】
存储阵列
本公开涉及半导体制造
，具体而言，涉及一种具有更高存储单元密度的存储阵列。
技术介绍
针对存储容量扩展困难的问题，相关技术提出了一种增加净模量、减小单元尺寸的新方法——4F2结构。图1是4F2结构的俯视示意图。参考图1，4F2结构可以用GAA(GateAll-Around，全栅极)型3D晶体管制作，晶体管垂直于衬底表面设置，电容与晶体管的上表面电连接，从下到上以此排布位线(BitLine，BL)、介质层、字线(WordLine，WL)、电容。其中位线、介质层和字线都围绕单晶硅柱设置，单晶硅柱作为晶体管的主体，包括位于位线和字线之间且连接位线的源极、被位线包裹的栅极、位于字线和电容之间的栅极。从俯视视角来看，相关技术中多个晶体管(及位于晶体管之上的电容)设置在呈棋盘排列的位线与字线的交点上，即呈棋盘状排布。在上述三维结构中，受限于棋盘状排列方式，电容面积受限，无法进一步提高存储容量，因此，进一步提升存储阵列的存储容量成为本领域技术人员研究的重点。需要说明的是，在上述
技术介绍
部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
技术实现思路
本公开的目的在于提供一种存储阵列，用于至少在一定程度上克服由于相关技术的限制和缺陷而导致的存储单元密度受限问题。根据本公开的第一方面，提供一种存储阵列，包括：呈m行n列排列的mn/2个单晶硅柱，所述单晶硅柱位于奇数行偶数列和偶数行奇数列，或者位于奇数行奇数列和偶数行偶数列；n列平行排列的位线，每条所述位线包裹一列所述单晶硅柱的下部；m/2行平行排列的字线，每条所述字线连接相邻两行单晶硅柱的中部，每条所述字线连接的所述单晶硅柱均不相同，所述字线为直线；mn/2个电容，所述电容的下极板分别与所述mn/2个单晶硅柱的上部电连接。在本公开的一种示例性实施例中，所述电容与所述单晶硅柱轴对齐。在本公开的一种示例性实施例中，所述单晶硅柱的横截面为圆形。在本公开的一种示例性实施例中，所述位线之间的间距相等，所述字线之间的间距相等。在本公开的一种示例性实施例中，所述字线之间的间距与所述位线之间的间距相等。在本公开的一种示例性实施例中，所述位线之间的间距为所述字线之间的间距的倍。在本公开的一种示例性实施例中，所述位线和所述字线之间设置有介质层，所述介质层的材质为氮化硅和/或氧化硅。在本公开的一种示例性实施例中，所述介质层包裹所述位线和所述单晶硅柱下部。在本公开的一种示例性实施例中，所述位线为直线。在本公开的一种示例性实施例中，所述存储阵列的衬底为SOI晶圆的器件层硅。本公开实施例通过设置呈蜂窝形式排列的存储单元，较相关技术中按棋盘形式排列的存储单元具有更高的存储单元密度，能够有效提高存储阵列的存储单元数量，增加单位面积芯片的存储容量。应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。附图说明此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图1是4F2结构的俯视示意图；图2是本公开示例性实施例中存储阵列的结构示意图。图3是本公开实施例中存储阵列的制造过程的流程图。图4是图3中步骤S31的示意图。图5A和图5B是图3中步骤S32的示意图。图6A～图6D是图3中步骤S33的示意图。图7是图3中步骤S34的示意图。图8A和图8B是图3中步骤S35的示意图。图9A和图9B是图3中步骤S36的示意图。具体实施方式现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。此外，附图仅为本公开的示意性图解，图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。下面结合附图对本公开示例实施方式进行详细说明。图2是本公开示例性实施例中存储阵列的结构示意图。参考图2，存储阵列200可以包括：呈m行n列排列的mn/2个单晶硅柱21，单晶硅柱位于奇数行偶数列和偶数行奇数列，或者位于奇数行奇数列和偶数行偶数列；n列平行排列的位线22，每条位线包裹一列单晶硅柱的下部；m/2行平行排列的字线23，每条字线连接相邻两行单晶硅柱的中部，每条字线23连接的单晶硅柱21均不相同，字线为直线；mn/2个电容24，电容的下极板分别与mn/2个单晶硅柱的上部电连接。在图2所示实施例中，位线12和字线13均为直线，单晶硅柱21的横截面为圆形，电容24的横截面为圆形，电容与单晶硅柱轴对齐。从图中可以看出，相比于图1中按照棋盘状排布的存储单元，本公开实施例的存储单元的密度更大，且无需牺牲电容的半径。在其他实施例中，单晶硅柱和电容的横截面也可以为方形等其他形状，本公开不以此为限。此外，在图2所示实施例中，位线22之间的间距相等，字线23之间的间距相等(此处的间距指两条字线相邻直线部分的间距)；在本公开的其他实施例中，位线22之间的间距也可以具有两种或两种以上尺寸，字线23之间的间距也可以具有两种或两种以上尺寸，本公开对此不作特殊限制。在位线22之间的间距相等且字线23之间的间距相等时，可以设置字线23之间的间距与位线22之间的间距相等，可以理解，此时位于不同行的单晶硅柱之间的间距大于同行相邻单晶硅柱之间的间距。在一些实施例中，也可以设置不同行的单晶硅柱之间的间距等于同行相邻单晶硅柱之间的间距，即设置字线23之间的间距为位线22之间的间距的倍。图3是本公开实施例中存储阵列的制造过程的流程图。参考图3，存储阵列制造方法300可以包括：步骤S31，提供SOI晶圆；步骤S32，蚀刻SOI晶圆的器件层硅，以形成呈m行n列排列的mn/2个单晶硅柱，单晶硅柱位于奇数行偶数列和偶数行奇数列，或者位于奇数行奇数列和偶数行偶数列；步骤S33，在器件层硅上制作n列平行排列的位线，每条位线包裹一列单晶硅柱的下部；步骤S34，在位线上沉积介质，以制造包裹位线和单晶硅柱下部的本文档来自技高网...

【技术保护点】
1.一种存储阵列，其特征在于，包括：/n呈m行n列排列的mn/2个单晶硅柱，所述单晶硅柱位于奇数行偶数列和偶数行奇数列，或者位于奇数行奇数列和偶数行偶数列；/nn列平行排列的位线，每条所述位线包裹一列所述单晶硅柱的下部；/nm/2行平行排列的字线，每条所述字线连接相邻两行单晶硅柱的中部，每条所述字线连接的所述单晶硅柱均不相同，所述字线为直线；/nmn/2个电容，所述电容的下极板分别与所述mn/2个单晶硅柱的上部电连接。/n

【技术特征摘要】
1.一种存储阵列，其特征在于，包括：
呈m行n列排列的mn/2个单晶硅柱，所述单晶硅柱位于奇数行偶数列和偶数行奇数列，或者位于奇数行奇数列和偶数行偶数列；
n列平行排列的位线，每条所述位线包裹一列所述单晶硅柱的下部；
m/2行平行排列的字线，每条所述字线连接相邻两行单晶硅柱的中部，每条所述字线连接的所述单晶硅柱均不相同，所述字线为直线；
mn/2个电容，所述电容的下极板分别与所述mn/2个单晶硅柱的上部电连接。


2.如权利要求1所述的存储阵列，其特征在于，所述电容与所述单晶硅柱轴对齐。


3.如权利要求1所述存储阵列，其特征在于，所述单晶硅柱的横截面为圆形。


4.如权利要求1所述的存储阵列，其特征在于，所述位线之...

【专利技术属性】
技术研发人员：曺奎锡，
申请(专利权)人：长鑫存储技术有限公司，
类型：新型
国别省市：安徽;34