一种微处理器系统复位时IO输出状态保持电路技术方案

本实用新型专利技术提供一种微处理器系统复位时IO输出状态保持电路，包括：微处理器U1、计数器U2、锁存器U3、滤波电容C1、限流电阻R1～R8。所述微处理器U1数据输出端口连接至所述锁存器U3数据输入端口，所述微处理器U1数据输入端口通过所述限流电阻R1～R8连接至锁存器U3输出端口，所述微处理器U1的CLK输出端连接至计数器U2的CLK输入端口，计数器U2的指定输出端口连接至锁存器U3的LE端口，同时通过滤波电容C1连接至电源地。本实用新型专利技术采用锁存器对微处理器的输出IO端口与实际输出端口进行隔离。同时采用计数器对微处理器至锁存器的锁存信号进行保护，有效防止尖峰脉冲干扰对锁存器的干扰。本实用新型专利技术结构简单，对设计人员的设计工作不构成额外负担且价格较低，便于推广应用。

An IO output state holding circuit for microprocessor system reset

【技术实现步骤摘要】
一种微处理器系统复位时IO输出状态保持电路
本技术涉及状态保持电路
，具体而言，尤其涉及一种微处理器系统复位时IO输出状态保持电路。
技术介绍
随着自动化控制设备以及电子开关电路在工业设备控制中的大范围应用，自动控制器和设备的安全可靠运行成为大家关注的焦点。由于目前现有的成品微控制器在受到干扰或手动复位发生系统复位时，其IO引脚状态会输出默认电平，通常是高电平或高阻状态，在复位完成后进行系统初始化过程中，由于程序设计不完善或芯片自身设计原因，IO引脚会产生电平抖动，该电平抖动在没有保护时，如果直接连接至电子开关的控制端，会导致电子开关控制的外部设备发生瞬时的运行状态的改变，由此有可能带来严重的后果。因此，本技术设计种微处理器系统复位时IO输出状态保持电路，能够在微处理器复位期间有效的维持微处理器IO的输出状态并能够在微处理器复位完成后恢复现场复位前的IO输出状态。
技术实现思路
根据上述提出的技术问题，而提供一种微处理器系统复位时IO输出状态保持电路。本技术主要利用一种微处理器系统复位时IO输出状态保持电路，其特征在于，包括：微处理器U1、计数器U2、锁存器U3、滤波电容C1、限流电阻R1～R8。所述微处理器U1数据输出端口连接至所述锁存器U3数据输入端口，所述微处理器U1数据输入端口通过所述限流电阻R1～R8连接至锁存器U3输出端口，所述微处理器U1的CLK输出端连接至计数器U2的CLK输入端口，计数器U2的指定输出端口连接至锁存器U3的LE端口，同时通过滤波电容C1连接至电源地。进一步地，所述微控制器U1的46引脚PA13端口连接至所述计数器U2的14引脚CLK端口。更进一步地，所述微控制器U1的45引脚PA12端口连接至所述计数器U2的13引脚CLKEN端口。进一步地，所述微控制器U1的44引脚PA11端口连接至所述计数器U2的15引脚RST端口。更进一步地，所述计数器U2的4引脚Y2端口连接至锁存器U3的11引脚LE端口，同时连接至所述滤波电容C1的第一端口，所述滤波电容C1的第二端口连接至电源GND。进一步地，所述微处理器U1的36至43的8个引脚分别连接至锁存器U3的2至9的8个引脚。进一步地，所述锁存器U3的12至19的8个引脚分别连接至限流电阻R1至限流电阻R8的第一端口。进一步地，所述限流电阻R1至R8的第二端口分别连接至微处理器U1的20至27引脚。较现有技术相比，本技术具有以下优点：1、本技术采用锁存器对微处理器的输出IO端口与实际输出端口进行隔离。2、本技术采用计数器对微处理器至锁存器的锁存信号进行保护，有效防止尖峰脉冲干扰对锁存器的干扰。3、本技术结构简单，对设计人员的设计工作不构成额外负担且价格较低，便于推广应用。附图说明为了更清楚地说明本技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图做以简单地介绍，显而易见地，下面描述中的附图是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。图1为本技术一种微处理器系统复位时IO输出状态保持电路图。具体实施方式为了使本
的人员更好地理解本技术方案，下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分的实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本技术保护的范围。如图1所示，本技术包含一种微处理器系统复位时IO输出状态保持电路，包括：微处理器U1、计数器U2、锁存器U3、滤波电容C1、限流电阻R1～R8。作为一种优选的实施方式，在本申请中所述微处理器U1数据输出端口连接至所述锁存器U3数据输入端口，所述微处理器U1数据输入端口通过所述限流电阻R1～R8连接至锁存器U3输出端口，所述微处理器U1的CLK输出端连接至计数器U2的CLK输入端口，计数器U2的指定输出端口连接至锁存器U3的LE端口，同时通过滤波电容C1连接至电源地。在本申请中，作为一种优选的实施例，所述微控制器U1的46引脚PA13端口连接至所述计数器U2的14引脚CLK端口。作为一种优选的实施方式，在本申请中，所述微控制器U1的45引脚PA12端口连接至所述计数器U2的13引脚CLKEN端口。所述微控制器U1的44引脚PA11端口连接至所述计数器U2的15引脚RST端口。所述计数器U2的4引脚Y2端口连接至锁存器U3的11引脚LE端口，同时连接至所述滤波电容C1的第一端口，所述滤波电容C1的第二端口连接至电源GND。同时，在本申请中，所述微处理器U1的36至43的8个引脚分别连接至锁存器U3的2至9的8个引脚。所述锁存器U3的12至19的8个引脚分别连接至限流电阻R1至限流电阻R8的第一端口。所述限流电阻R1至R8的第二端口分别连接至微处理器U1的20至27引脚。作为本申请一种优选的实施方式，微处理器U1、计数器U2、锁存器U3、滤波电容C1、限流电阻R1～R8，其中微控制器U1的46引脚PA13端口连接至计数器U2的14引脚CLK端口，微控制器U1的45引脚PA12端口连接至计数器U2的13引脚CLKEN端口，微控制器U1的44引脚PA11端口连接至计数器U2的15引脚RST端口，计数器U2的4引脚Y2端口连接至锁存器U3的11引脚LE端口，同时连接至滤波电容C1的第一端口，滤波电容C1的第二端口连接至电源GND，微处理器U1的36至43的8个引脚连接至锁存器U3的2至9的8个引脚，锁存器U3的12至19的8个引脚分别连接至限流电阻R1至限流电阻R8的第一端口，限流电阻R1至R8的第二端口分别连接至微处理器U1的20至27引脚。在本实施方式中，当微处理器因程序原因、外部干扰或人工手动复位发生系统复位时，微处理器的全部引脚输出状态为高电平或者高阻状态，计数器U2的4引脚保持低电平，锁存器U3的11脚维持在IO锁存状态，输出端口12至19对8个引脚电平保持不变，完成微处理器复位时IO状态的保护。作为优选的实施方式，当微处理器完成复位和引脚配置工作后，首先读取锁存器输出引脚12至19引脚状态，将该状态作为锁存器U3的输入状态，完成IO输出状态的现场恢复；在正常工作过程中，微处理器首先根据当前输出引脚状态对需要更改状态的引脚进行电平更改，由微处理器的36至43引脚输出至锁存器U3的输入端的2至9引脚，然后微处理器的45引脚输出低电平，使能计数器U2，再在微处理器的46脚输出至少两个脉冲后，计数器U2的输出4引脚Y2端输出一个高电平的脉冲，该脉冲输出至U3锁存器的11引脚锁存控制引脚，此时，锁存器输出端12至19引脚电平更改为与锁存器U3输入端2至9脚电平一致，完成IO状态的更改。本文档来自技高网...

【技术保护点】
1.一种微处理器系统复位时IO输出状态保持电路，其特征在于，包括：微处理器U1、计数器U2、锁存器U3、滤波电容C1、限流电阻R1～R8；/n所述微处理器U1数据输出端口连接至所述锁存器U3数据输入端口，所述微处理器U1数据输入端口通过所述限流电阻R1～R8连接至锁存器U3输出端口，所述微处理器U1的CLK输出端连接至计数器U2的CLK输入端口，计数器U2的指定输出端口连接至锁存器U3的LE端口，同时通过滤波电容C1连接至电源地。/n

【技术特征摘要】
1.一种微处理器系统复位时IO输出状态保持电路，其特征在于，包括：微处理器U1、计数器U2、锁存器U3、滤波电容C1、限流电阻R1～R8；
所述微处理器U1数据输出端口连接至所述锁存器U3数据输入端口，所述微处理器U1数据输入端口通过所述限流电阻R1～R8连接至锁存器U3输出端口，所述微处理器U1的CLK输出端连接至计数器U2的CLK输入端口，计数器U2的指定输出端口连接至锁存器U3的LE端口，同时通过滤波电容C1连接至电源地。


2.根据权利要求1所述的一种微处理器系统复位时IO输出状态保持电路，其特征在于：所述微处理器U1的46引脚PA13端口连接至所述计数器U2的14引脚CLK端口。


3.根据权利要求1所述的一种微处理器系统复位时IO输出状态保持电路，其特征在于：所述微处理器U1的45引脚PA12端口连接至所述计数器U2的13引脚CLKEN端口。


4.根据权利要求1所述的一种微处理器系统复位时IO输出状态保持...

【专利技术属性】
技术研发人员：王祯鑫，李海洋，
申请(专利权)人：中国科学院大连化学物理研究所，
类型：新型
国别省市：辽宁;21