一种速率可调的FPGA异步串口通信装置及方法制造方法及图纸

本发明专利技术提供了一种速率可调的FPGA异步串口通信装置及方法。装置包括：主端FPGA包括主发送异步FIFO、主串口发送模块、主串口接收模块和主接收异步FIFO，主串口发送模块和主发送异步FIFO连接，主串口接收模块和主接收异步FIFO连接；从串口发送模块和从发送异步FIFO连接，从串口接收模块和从接收异步FIFO连接；主串口接收模块以接收从端FPGA通过从串口发送模块发送的数据；从串口接收模块以接收主端FPGA通过主串口发送模块发送的数据。方法采用分频降速方式实现串口数据发送和接收端稳定采样，通过改变分频系数调节通信速率在接收端以采样计数最小发送间隔同时检测信号下降沿跳变的方式定位链路通信帧起始，可满足中高速的串行数据访问和交互。

An asynchronous serial communication device and method of FPGA with adjustable rate

【技术实现步骤摘要】
一种速率可调的FPGA异步串口通信装置及方法
本专利技术涉及星载数字处理
，特别是一种速率可调的FPGA异步串口通信装置及方法。
技术介绍
卫星数字处理载荷向着大规模、集成化、网络化方向持续发展，需要处理的协议越来越复杂，处理的数据量与内部交互需求也越来越大。星载处理载荷一般由多个数字处理板卡组成，采用CPU(CentralProcessingUnit，中央处理器)+FPGA(Field-ProgrammableGateArray，现场可编程门阵列)或全FPGA的构架设计，CPU需要与所有板卡的FPGA之间进行通信，CPU通过异步总线访问直连的FPGA，然后通过同一板卡内FPGA之间和不同板卡FPGA之间的通信机制进行其他FPGA的间接访问，实现一些大数据量且实时性要求高的交互通信，如实时控制信息交互、路由表项配置、数据转发等。采用I2C总线、RS422、RS232等接口通信速率最高115.2kbps很难满足需求；采用SPI(SerialPeripheralInterface，串行外设接口)、CAN(ControllerAreaNetwork，控制器局域网络)、1553B、SpaceWire等总线接口实现复杂，硬件设计还需额外的接口芯片支持；采用rapidIO、SERDES、GTX等点对点串行接口设计实现复杂且功耗高。
技术实现思路
本专利技术解决的技术问题是：克服现有技术中的不足，提供了一种速率可调的FPGA异步串口通信装置及方法。为了解决上述技术问题，本专利技术实施例提供了一种速率可调的FPGA异步串口通信装置，包括：主端FPGA和从端FPGA，所述主端FPGA包括：主发送异步FIFO、主串口发送模块、主串口接收模块和主接收异步FIFO，所述从端FPGA包括：从发送异步FIFO、从串口发送模块、从串口接收模块和从接收异步FIFO，其中，所述主串口发送模块和所述主发送异步FIFO连接，所述主串口接收模块和所述主接收异步FIFO连接；所述从串口发送模块和所述从发送异步FIFO连接，所述从串口接收模块和所述从接收异步FIFO连接；所述主串口接收模块和所述从串口发送模块连接，以接收所述从端FPGA通过所述从串口发送模块发送的数据；所述从串口接收模块和所述主串口发送模块连接，以接收所述主端FPGA通过所述主串口发送模块发送的数据。优选地，所述从串口发送模块和所述主串口发送模块，用于根据分频系数产生数据采样控制使能信号，维护循环计数器，及在主状态机下实现串口数据发送。优选地，所述主端FPGA还包括：CPU总线处理模块，其中，所述CPU总线处理模块分别与所述主接收异步FIFO和所述主发送异步FIFO连接。优选地，所述装置还包括：CPU，在所述主端FPGA和所述从端FPGA的模式为主从模式时，所述CPU和所述CPU总线处理模块连接。优选地，在所述主端FPGA和所述从端FPGA的模式为平等模式时，所述主端FPGA和所述从端FPGA的串口相连两侧的FPGA关系相等。优选地，所述主串口发送模块、主串口接收模块、所述从串口接收模块和所述从串口发送模块均为单总线全双工异步串口。为了解决上述技术问题，本专利技术实施例提供了一种速率可调的FPGA异步串口通信方法，应用于上述任一项所述的装置，包括：在发送端拉长链路通信帧发送间隔；在接收端采样计数停止位，并检测起始位方式；在所述发送端和所述接收端给定输入时钟时，改变分频系数以调节通信速率。优选地，采用下述公式(1)计算所述通信速率：Rate＝Clock/(2*Div)(1)上述公式(1)中，Rate为通信速率，Clock为输入时钟，Div为分频系数。优选地，根据一体化链路通信帧格式设计主从工作模式和平等工作模式。优选地，所述发送端和所述接收端的串口接收端采样计数最小发送帧间隔，并采用检测链路起始位的方式定位链路通信帧起始。本专利技术与现有技术相比的优点在于：收发两端输入时钟要求同频即可，串口通信速率调节通过同时改变收发两端的分频系数实现，链路同步方式采用拉长通信帧发送间隔即停止位‘1’并在接收端采样计数并检测起始位‘0’的方式实现，具备低功耗、低实现复杂度和可IP化的优势，可满足中高速的串行数据访问和交互需求。附图说明图1为本专利技术实施例提供的一种速率可调的FPGA异步串口通信装置的结构示意图；图2为本专利技术实施例提供的另一种速率可调的FPGA异步串口通信装置的结构示意图；图3为本专利技术实施例提供的串口通信装置的帧格式定义的示意图；图4为本专利技术实施例提供的一种速率可调的FPGA异步串口通信方法的步骤流程图；图5为本专利技术实施例提供的串口数据发送方法的示意图；图6为本专利技术实施例提供的串口接收链路同步与采样的示意图。具体实施方式下面将结合本专利技术的实施例中的附图，对本专利技术的实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术的实施例一部分实施例，而不是全部的实施例。基于本专利技术的实施例中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术的实施例保护的范围。实施例一参照图1，示出了本专利技术实施例提供的一种速率可调的FPGA异步串口通信装置的结构示意图，如图1所示，该速率可调的FPGA异步串口通信装置具体可以包括：主端FPGA和从端FPGA(如图1所述，FPGA1为主端FPGA，FPGA2为从端FPGA)，主端FPGA可以包括：主发送异步FIFO、主串口发送模块、主串口接收模块和主接收异步FIFO，从端FPGA可以包括：从发送异步FIFO、从串口发送模块、从串口接收模块和从接收异步FIFO，其中，主串口发送模块和主发送异步FIFO连接，主串口接收模块和主接收异步FIFO连接；从串口发送模块和从发送异步FIFO连接，从串口接收模块和从接收异步FIFO连接；主串口接收模块和从串口发送模块连接，以接收从端FPGA通过从串口发送模块发送的数据；从串口接收模块和主串口发送模块连接，以接收主端FPGA通过主串口发送模块发送的数据。在本专利技术的一种优选实施例中，从串口发送模块和主串口发送模块，用于根据分频系数产生数据采样控制使能信号，维护循环计数器，及在主状态机下实现串口数据发送。在本专利技术的另一种优选实施例中，主端FPGA还可以包括：CPU总线处理模块，其中，CPU总线处理模块分别与主接收异步FIFO和主发送异步FIFO连接。在本专利技术的另一种优选实施例中，该装置还可以包括：CPU，在主端FPGA和从端FPGA的模式为主从模式时，CPU和CPU总线处理模块连接。在本专利技术的另一种优选实施例中，在主端FPGA和从端FPGA的模式为平等模式时，主端FPGA和从端FPGA的串口相连两侧的FPGA关系相等。在本专利技术的另一种优选实施本文档来自技高网...

【技术保护点】
1.一种速率可调的FPGA异步串口通信装置，其特征在于，包括：主端FPGA和从端FPGA，所述主端FPGA包括：主发送异步FIFO、主串口发送模块、主串口接收模块和主接收异步FIFO，所述从端FPGA包括：从发送异步FIFO、从串口发送模块、从串口接收模块和从接收异步FIFO，其中，/n所述主串口发送模块和所述主发送异步FIFO连接，所述主串口接收模块和所述主接收异步FIFO连接；/n所述从串口发送模块和所述从发送异步FIFO连接，所述从串口接收模块和所述从接收异步FIFO连接；/n所述主串口接收模块和所述从串口发送模块连接，以接收所述从端FPGA通过所述从串口发送模块发送的数据；/n所述从串口接收模块和所述主串口发送模块连接，以接收所述主端FPGA通过所述主串口发送模块发送的数据。/n

【技术特征摘要】
1.一种速率可调的FPGA异步串口通信装置，其特征在于，包括：主端FPGA和从端FPGA，所述主端FPGA包括：主发送异步FIFO、主串口发送模块、主串口接收模块和主接收异步FIFO，所述从端FPGA包括：从发送异步FIFO、从串口发送模块、从串口接收模块和从接收异步FIFO，其中，
所述主串口发送模块和所述主发送异步FIFO连接，所述主串口接收模块和所述主接收异步FIFO连接；
所述从串口发送模块和所述从发送异步FIFO连接，所述从串口接收模块和所述从接收异步FIFO连接；
所述主串口接收模块和所述从串口发送模块连接，以接收所述从端FPGA通过所述从串口发送模块发送的数据；
所述从串口接收模块和所述主串口发送模块连接，以接收所述主端FPGA通过所述主串口发送模块发送的数据。


2.根据权利要求1所述的装置，其特征在于，所述从串口发送模块和所述主串口发送模块，用于根据分频系数产生数据采样控制使能信号，维护循环计数器，及在主状态机下实现串口数据发送。


3.根据权利要求1所述的装置，其特征在于，所述主端FPGA还包括：CPU总线处理模块，其中，
所述CPU总线处理模块分别与所述主接收异步FIFO和所述主发送异步FIFO连接。


4.根据权利要求3所述的装置，其特征在于，所述装置还包括：CPU，
在所述主端FPGA和所述从端FPG...

【专利技术属性】
技术研发人员：范继，乔庐峰，田洲，李阳，马伟，
申请(专利权)人：西安空间无线电技术研究所，
类型：发明
国别省市：陕西;61