一种基于二元扩域的模乘电路及其控制方法技术

本发明专利技术公开了一种基于二元扩域的模乘电路及其控制方法，所述模乘电路包括有限状态机、第一输入单元、第二输入单元、第一组合逻辑单元、

A mode multiplication circuit and its control method based on binary expansion domain

【技术实现步骤摘要】
一种基于二元扩域的模乘电路及其控制方法
本专利技术涉及电路与系统
，尤其是一种基于二元扩域的模乘电路及其控制方法。
技术介绍
在应用椭圆曲线密码算法等场合，需要进行模乘运算，尤其是F2m域上的模乘运算。由于模乘运算的计算量大，因此一般选择使用硬件电路来实现。现有的模乘电路普遍存在电路设计不合理、算法实施步骤过多过长、需要耗费较多时钟周期来工作等缺点，这些缺点将导致计算任务的时间花费过长、模乘电路的耗电量和发热量过大、应用于移动终端时续航能力变差等缺点。
技术实现思路
针对上述至少一个技术问题，本专利技术的目的在于提供一种基于二元扩域的模乘电路及其控制方法。一方面，本专利技术实施例包括一种基于二元扩域的模乘电路，包括：有限状态机；第一输入单元，用于在所述有限状态机的控制下，接收m+2位的二进制第一乘数A；第二输入单元，用于在所述有限状态机的控制下，接收m+2位的二进制第二乘数B；第一组合逻辑单元，具有多个数据选择器和多个异或门，用于在所述有限状态机的控制下，接收所述第一乘数A的低m本文档来自技高网...

【技术保护点】
1.一种基于二元扩域的模乘电路，其特征在于，包括：/n有限状态机；/n第一输入单元，用于在所述有限状态机的控制下，接收m+2位的二进制第一乘数A；/n第二输入单元，用于在所述有限状态机的控制下，接收m+2位的二进制第二乘数B；/n第一组合逻辑单元，具有多个数据选择器和多个异或门，用于在所述有限状态机的控制下，接收所述第一乘数A的低m位{A

【技术特征摘要】
1.一种基于二元扩域的模乘电路，其特征在于，包括：
有限状态机；
第一输入单元，用于在所述有限状态机的控制下，接收m+2位的二进制第一乘数A；
第二输入单元，用于在所述有限状态机的控制下，接收m+2位的二进制第二乘数B；
第一组合逻辑单元，具有多个数据选择器和多个异或门，用于在所述有限状态机的控制下，接收所述第一乘数A的低m位{A3,A2,A1,A0}以及所述第二乘数B的低m位{B3,B2,B1,B0}，通过各所述数据选择器从所述{A3,A2,A1,A0}和所述{B3,B2,B1,B0}中选择出数值输入到相应的异或门进行运算，从而输出两个位的输出结果；所述A3、A2、A1、A0、B3、B2,B1和B0的位数均为位；

位乘法器，用于在所述有限状态机的控制下，接收所述第一组合逻辑单元的输出结果并执行乘法计算，从而分别计算出第一中间结果S1＝A0B0，第二中间结果S2＝(A1+A0)(B1+B0)，第三中间结果S3＝A1B1，第四中间结果S4＝(A2+A0)(B2+B0)，第五中间结果S5＝(A3+A2+A1+A0)(B3+B2+B1+B0)，第六中间结果S6＝(A3+A1)(B2+B0)，第七中间结果S7＝A2B2，第八中间结果S8＝(A3+A2)(B3+B2)，以及第九中间结果S9＝A3B3；
寄存器组，其具有多个存储空间，用于在所述有限状态机的控制下，存储并供读取所述第一中间结果、第二中间结果、第三中间结果、第四中间结果、第五中间结果、第六中间结果、第七中间结果、第八中间结果和第九中间结果；
第二组合逻辑单元，具有多个异或门，用于在所述有限状态机的控制下，获取所述寄存器组中所存储的各中间结果并执行多轮异或运算，从而输出乘积结果



约减单元，用于在所述有限状态机的控制下，对所述乘积结果C执行约减运算；
输出单元，用于在所述有限状态机的控制下，输出所述约减单元的输出结果。


2.根据权利要求1所述的模乘电路，其特征在于，所述第一组合逻辑单元包括：
第一数据选择器，其一组输入端用于接收A2，另一组输入端用于接收A1；
第二数据选择器，其一组输入端用于接收B2，另一组输入端用于接收B1；
第一异或门组合，包括个双输入异或门，其一组输入端用于接收A3，另一组输入端与所述第一数据选择器的输出端连接；
第二异或门组合，包括个双输入异或门，其一组输入端用于接收A3，另一组输入端与所述第一数据选择器的输出端连接；
第三异或门组合，包括个双输入异或门，其一组输入端用于接收B3，另一组输入端与所述第二数据选择器的输出端连接；
第四异或门组合，包括个双输入异或门，其一组输入端用于接收B3，另一组输入端与所述第二数据选择器的输出端连接；
第五异或门组合，包括个双输入异或门，其一组输入端与所述第一异或门组合的输出端连接，另一组输入端与所述第二异或门组合的输出端连接；
第六异或门组合，包括个双输入异或门，其一组输入端与所述第三异或门组合的输出端连接，另一组输入端与所述第四异或门组合的输出端连接；
第三数据选择器，具有六组输入端和两组输出端，各输入端分别与第一异或门组合、第二异或门组合、第三异或门组合、第四异或门组合、第五异或门组合和第六异或门组合的输出端连接；各输出端分别用于输出一个位的高位输出结果和一个位的低位输出结果。


3.根据权利要求1所述的模乘电路，其特征在于，所述第二组合逻辑单元包括：
第七异或门组合，包括个双输入异或门，其一组输入端用于接收所述第九中间结果，另一组输入端用于接收所述第八中间结果；
第八异或门组合，包括个双输入异或门，其一组输入端用于接收所述第九中间结果，另一组输入端用于接收所述第六中间结果；
第九异或门组合，包括个双输入异或门，其一组输入端用于接收所述第六中间结果，另一组输入端用于接收所述第五中间结果；
第十异或门组合，包括个双输入异或门，其一组输入端用于接收所述第七中间结果，另一组输入端用于接收所述第三中间结果；
第十一异或门组合，包括个双输入异或门，其一组输入端用于接收所述第四中间结果，另一组输入端用于接收所述第一中间结果；
第十二异或门组合，包括个双输入异或门，其一组输入端用于接收所述第二中间结果，另一组输入端用于接收所述第一中间结果；
第十三异或门组合，包括个双输入异或门，其一组输入端与所述第七异或门组合的输出端连接，另一组输入端用于接收所述第七中间结果；
第十四异或门组合，包括个双输入异或门，其一组输入端与所述第八异或门组合的输出端连接，另一组输入端与所述第十异或门组合的输出端连接；
第十五异或门组合，包括个双输入异或门，其一组输入端与所述第十异或门组合的输出端连接，另一组输入端与所述第十一异或门组合的输出端连接；
第十六异或门组合，包括个双输入异或门，其一组输入端用于接收所述第三中间结果，另一组输入端与所述第十二异或门组合的输出端连接；
第十七异或门组合，包括个双输入异或门，其一组输入端与所述第九异或门组合的输出端连接，另一组输入端与所述第十三异或门组合的输出端连接；
第十八异或门组合，包括个双输入异或门，其一组输入端用于接收所述第四中间结果，另一组输入端与所述第十六异或门组合的输出端连接；
第十九异或门组合，包括个双输入异或门，其一组输入端与所述第十七异或门组合的输出端连接，另一组输入端与所述第十八异或门组合的输出端连接；
第二十异或门组...

【专利技术属性】
技术研发人员：王德明，梁英钊，骆开庆，黄鑫，
申请(专利权)人：华南师范大学，
类型：发明
国别省市：广东;44