动态随机存取存储器、内存管理方法、系统及存储介质技术方案

本发明专利技术提供了一种动态随机存取存储器、内存管理方法、系统及存储介质，所述动态随机存取存储器包括电路基板以及集成到所述电路基板上的DRAM芯片组、第一内存控制器、第二内存控制器、用于连接第一中央处理单元的第一接口、用于连接第二中央处理单元的第二接口以及用于连接大容量存储装置组的存储接口组；所述第一内存控制器分别与第一接口、DRAM芯片组及存储接口组连接；所述第二内存控制器分别与第二接口、DRAM芯片组及存储接口组连接。本发明专利技术可使得多个中央处理单元始终处于高效运行状态，适用于云计算等领域，可大大提高系统的运行效率。

Dynamic random access memory, memory management method, system and storage medium

【技术实现步骤摘要】
动态随机存取存储器、内存管理方法、系统及存储介质
本专利技术涉及计算机领域，更具体地说，涉及一种动态随机存取存储器、内存管理方法、系统及存储介质。
技术介绍
目前，DRAM(DynamicRandomAccessMemory，动态随机存取存储器)技术获得巨大发展，主要应用的有同步动态随机接入存储器(SDRAM)、双倍数据速率(DDR)SDRAM、第2代双倍数据速率(DDR2)SDRAM、第3代双倍数据速率(DDR3)SDRAM和第4代双倍数据速率(DDR4)SDRAM等多种类型。对于上述类型的DRAM，一般由内存控制器和DRAM芯片(即内存颗粒)，CPU(centralprocessingunit，中央处理单元)经由内存控制器向DRAM芯片发送控制命令，包括时钟信号、命令控制信号以及地址信号等，并通过上述控制命令控制对DRAM芯片进行数据信号的读写操作。在计算机系统在执行程序时，由CPU执行的相关程序和数据需先放入DRAM中，在执行程序时CPU根据当前程序指针寄存器的内容从DRAM取出指令并执行指令，然后再取出下一条指令并执行，如此循环下去直到程序结束指令时才停止执行。其工作过程就是不断地取指令和执行指令的过程，最后将计算的结果放入指令指定的存储器地址中。然而，由于DRAM的成本较高，通常其存储容量有限，因此大部分程序存储在成本相对较低的大容量存储设备中，例如硬盘、固态硬盘等，在计算机运行时，CPU需将大容量存储设备中的数据搬移到DRAM，以及将DRAM的数据写入到大容量存储设备中。并且，因大容量存储设备与中央处理单元的交互速度均大大低于中央处理单元与DRAM的交互速度，因此大大影响了计算机系统的整体运行效率。
技术实现思路
本专利技术要解决的技术问题在于，针对上述计算机系统中因中央处理单元与大容量存储装置交互速度影响运行效率的问题，提供一种动态随机存取存储器、内存管理方法、系统及存储介质。本专利技术解决上述技术问题的技术方案是，提供一种动态随机存取存储器，包括电路基板以及集成到所述电路基板上的DRAM芯片组、第一内存控制器、第二内存控制器、用于连接第一中央处理单元的第一接口、用于连接第二中央处理单元的第二接口以及用于连接大容量存储装置组的存储接口组；所述第一内存控制器分别与所述DRAM芯片组和第一接口连接，并响应连接到所述第一接口的第一中央处理单元的读写请求，从所述DRAM芯片组获取第一指令集并通过第一接口资料连接到第一中央处理单元以及将第一中央处理单元的执行结果数据写入到所述DRAM芯片组；所述第一内存控制器还与所述存储接口组连接，并在所述DRAM芯片组中等待第一中央处理单元读取的第一指令集符合第一预设条件时，通过所述存储接口组从大容量存储装置组获取所述DRAM芯片组中的第一指令集的第一后续指令集，并将所述第一后续指令集存储到所述DRAM芯片组；所述第二内存控制器分别与所述DRAM芯片组和第二接口连接，并响应连接到所述第二接口的第二中央处理单元的读写请求，从所述DRAM芯片组获取第二指令集并通过第二接口资料连接到第二中央处理单元以及将第二中央处理单元的执行结果数据写入到所述DRAM芯片组；所述第二内存控制器还与所述存储接口组连接，并在所述DRAM芯片组中等待第二中央处理单元读取的第二指令集符合第二预设条件时，通过所述存储接口组从大容量存储装置组获取所述DRAM芯片组中的第二指令集的第二后续指令集，并将所述第二后续指令集存储到所述DRAM芯片组。优选地，所述DRAM芯片组包括第一私用存储区和第二私用存储区；所述第一私用存储区包括互为主映射区和备映射区的至少两个第一逻辑存储区，且所述第一中央处理单元当前读取的第一指令集所在的第一逻辑存储区为主映射区，其他第一逻辑存储区为备映射区；所述第一预设条件为：作为主映射区的第一逻辑存储区中等待读取的第一指令集的数量小于预设值，或者作为主映射区的第一逻辑存储区中等待读取的第一指令集在所述第一中央处理单元中执行的时间小于预设时间；所述第二私用存储区包括互为主映射区和备映射区的至少两个第二逻辑存储区，且所述第二中央处理单元当前读取的第二指令集所在的第二逻辑存储区为主映射区，其他第二逻辑存储区为备映射区；所述第二预设条件为：作为主映射区的第二逻辑存储区中等待读取的第二指令集的数量小于预设值，或者作为主映射区的第二逻辑存储区中等待读取的第二指令集在所述第二中央处理单元中执行的时间小于预设时间。优选地，所述大容量存储装置组包括第一大容量存储器和第二大容量存储器；所述存储接口组包括用于连接第一大容量存储器的第一存储接口和用于连接第二大容量存储器的第二存储接口，且所述第一大容量存储器与第二大容量存储器中存储的指令集相互独立；所述DRAM芯片组包括公共存储区；所述第一内存控制器根据所述第一中央处理单元的共享数据读写请求，从所述公共存储区读取共享数据，以及将所述第一中央处理单元在执行第一指令集时产生的共享数据写入所述公共存储区；所述第二内存控制器根据所述第二中央处理单元的共享数据读写请求，从所述公共存储区读取共享数据，以及将所述第二中央处理单元在执行第二指令集时产生的共享数据写入所述公共存储区。优选地，所述大容量存储装置组包括一个第三大容量存储器，所述存储接口组包括一个用于连接所述第三大容量存储器的第三存储接口；所述第一内存控制器和第二内存控制器分别通过所述第三存储接口与所述第三大容量存储器连接；所述第一中央处理单元对通过所述第一中央处理单元的输入端输入的资料执行从作为主映射区的第一逻辑存储区获取的第一指令集，并根据执行结果更新所述第一逻辑存储区，或者將执行结果通过所述第一中央处理单元输出端输出；所述第二中央处理单元针对所述第二中央处理单元的输入端输入的资料，执行来自所述第二逻辑存储区的第二指令集，并根据执行结果更新所述第二逻辑存储区，或者將执行结果通过所述第二中央处理单元的输出端输出。优选地，所述至少两个第一逻辑存储区的大小相等，且所述第一内存控制器获取的后续指令集与所述第一逻辑存储区的大小相等；所述至少两个第二逻辑存储区的大小相等，且所述第二内存控制器获取的后续指令集与所述第二逻辑存储区的大小相等；在将作为主映射区的第一逻辑存储区中第一指令集的第一后续指令集存储到所述第一私用存储区的备映射区之前，若所述第一私用存储区的备映射区的原有内容已被更新，所述第一内存控制器将所述第一私用存储区的备映射区中的内容写回到所述大容量存储装置的原地址；在将作为主映射区的第二逻辑存储区中第二指令集的第二后续指令集存储到所述第二私用存储区的备映射区之前，若所述第二私用存储区的备映射区的原有内容已被更新，所述第二内存控制器将所述第二私用存储区的备映射区中的内容写回到所述大容量存储装置的原地址。优选地，所述第一接口和第二接口均为DRAM接口；所述存储接口组包括至少一个PCIE接口，且所述大容量存储装置组通过PCIE总线连接到所述存储接口组；或者，所述大容量存储装置组由集成到所述电路基板的大容量本文档来自技高网...

【技术保护点】
1.一种动态随机存取存储器，其特征在于，包括电路基板以及集成到所述电路基板上的DRAM芯片组、第一内存控制器、第二内存控制器、用于连接第一中央处理单元的第一接口、用于连接第二中央处理单元的第二接口以及用于连接大容量存储装置组的存储接口组；/n所述第一内存控制器分别与所述DRAM芯片组和第一接口连接，并响应连接到所述第一接口的第一中央处理单元的读写请求，从所述DRAM芯片组获取第一指令集并通过第一接口资料连接到第一中央处理单元以及将第一中央处理单元的执行结果数据写入到所述DRAM芯片组；所述第一内存控制器还与所述存储接口组连接，并在所述DRAM芯片组中等待第一中央处理单元读取的第一指令集符合第一预设条件时，通过所述存储接口组从大容量存储装置组获取所述DRAM芯片组中的第一指令集的第一后续指令集，并将所述第一后续指令集存储到所述DRAM芯片组；/n所述第二内存控制器分别与所述DRAM芯片组和第二接口连接，并响应连接到所述第二接口的第二中央处理单元的读写请求，从所述DRAM芯片组获取第二指令集并通过第二接口资料连接到第二中央处理单元以及将第二中央处理单元的执行结果数据写入到所述DRAM芯片组；所述第二内存控制器还与所述存储接口组连接，并在所述DRAM芯片组中等待第二中央处理单元读取的第二指令集符合第二预设条件时，通过所述存储接口组从大容量存储装置组获取所述DRAM芯片组中的第二指令集的第二后续指令集，并将所述第二后续指令集存储到所述DRAM芯片组。/n...

【技术特征摘要】
1.一种动态随机存取存储器，其特征在于，包括电路基板以及集成到所述电路基板上的DRAM芯片组、第一内存控制器、第二内存控制器、用于连接第一中央处理单元的第一接口、用于连接第二中央处理单元的第二接口以及用于连接大容量存储装置组的存储接口组；
所述第一内存控制器分别与所述DRAM芯片组和第一接口连接，并响应连接到所述第一接口的第一中央处理单元的读写请求，从所述DRAM芯片组获取第一指令集并通过第一接口资料连接到第一中央处理单元以及将第一中央处理单元的执行结果数据写入到所述DRAM芯片组；所述第一内存控制器还与所述存储接口组连接，并在所述DRAM芯片组中等待第一中央处理单元读取的第一指令集符合第一预设条件时，通过所述存储接口组从大容量存储装置组获取所述DRAM芯片组中的第一指令集的第一后续指令集，并将所述第一后续指令集存储到所述DRAM芯片组；
所述第二内存控制器分别与所述DRAM芯片组和第二接口连接，并响应连接到所述第二接口的第二中央处理单元的读写请求，从所述DRAM芯片组获取第二指令集并通过第二接口资料连接到第二中央处理单元以及将第二中央处理单元的执行结果数据写入到所述DRAM芯片组；所述第二内存控制器还与所述存储接口组连接，并在所述DRAM芯片组中等待第二中央处理单元读取的第二指令集符合第二预设条件时，通过所述存储接口组从大容量存储装置组获取所述DRAM芯片组中的第二指令集的第二后续指令集，并将所述第二后续指令集存储到所述DRAM芯片组。


2.根据权利要求1所述的动态随机存取存储器，其特征在于，所述DRAM芯片组包括第一私用存储区和第二私用存储区；
所述第一私用存储区包括互为主映射区和备映射区的至少两个第一逻辑存储区，且所述第一中央处理单元当前读取的第一指令集所在的第一逻辑存储区为主映射区，其他第一逻辑存储区为备映射区；所述第一预设条件为：作为主映射区的第一逻辑存储区中等待读取的第一指令集的数量小于预设值，或者作为主映射区的第一逻辑存储区中等待读取的第一指令集在所述第一中央处理单元中执行的时间小于预设时间；
所述第二私用存储区包括互为主映射区和备映射区的至少两个第二逻辑存储区，且所述第二中央处理单元当前读取的第二指令集所在的第二逻辑存储区为主映射区，其他第二逻辑存储区为备映射区；所述第二预设条件为：作为主映射区的第二逻辑存储区中等待读取的第二指令集的数量小于预设值，或者作为主映射区的第二逻辑存储区中等待读取的第二指令集在所述第二中央处理单元中执行的时间小于预设时间。


3.根据权利要求2所述的动态随机存取存储器，其特征在于，所述大容量存储装置组包括第一大容量存储器和第二大容量存储器；所述存储接口组包括用于连接第一大容量存储器的第一存储接口和用于连接第二大容量存储器的第二存储接口，且所述第一大容量存储器与第二大容量存储器中存储的指令集相互独立；所述DRAM芯片组包括公共存储区；
所述第一内存控制器根据所述第一中央处理单元的共享数据读写请求，从所述公共存储区读取共享数据，以及将所述第一中央处理单元在执行第一指令集时产生的共享数据写入所述公共存储区；
所述第二内存控制器根据所述第二中央处理单元的共享数据读写请求，从所述公共存储区读取共享数据，以及将所述第二中央处理单元在执行第二指令集时产生的共享数据写入所述公共存储区。


4.根据权利要求2所述的动态随机存取存储器，其特征在于，所述大容量存储装置组包括一个第三大容量存储器，所述存储接口组包括一个用于连接所述第三大容量存储器的第三存储接口；所述第一内存控制器和第二内存控制器分别通过所述第三存储接口与所述第三大容量存储器连接；
所述第一中央处理单元对通过所述第一中央处理单元的输入端输入的资料执行从作为主映射区的第一逻辑存储区获取的第一指令集，并根据执行结果更新所述第一逻辑存储区，或者將执行结果通过所述第一中央处理单元输出端输出；
所述第二中央处理单元针对所述第二中央处理单元的输入端输入的资料，执行来自所述第二逻辑存储区的第二指令集，并根据执行结果更新所述第二逻辑存储区，或者將执行结果通过所述第二中央处理单元的输出端输出。


5.根据权利要求3所述的动态随机存取存储器，其特征在于，所述至少两个第一逻辑存储区的大小相等，且所述第一内存控制器获取的后续指令集与所述第一逻辑存储区的大小相等；所述至少两个第二逻辑存储区的大小相等，且所述第二内存控制器获取的后续指令集与所述第二逻辑存储区的大小相等；
在将作为主映射区的第一逻辑存储区中第一指令集的第一后续指令集存储到所述第一私用存储区的备映射区之前，若所述第一私用存储区的备映射区的原有内容已被更新，所述第一内存控制器将所述第一私用存储区的备映射区中的内容写回到所述大容量存储装置的原地址；
在将作为主映射区的第二逻辑存储区中第...

【专利技术属性】
技术研发人员：赖振楠，
申请(专利权)人：深圳宏芯宇电子股份有限公司，
类型：发明
国别省市：广东;44