DDR SDRAM物理层接口电路与DDR SDRAM控制装置制造方法及图纸

本发明专利技术涉及DDR SDRAM物理层接口电路与DDR SDRAM控制装置。本发明专利技术的DDR SDRAM物理层接口电路使用较少电路面积并能调整内存控制器与储存电路之间的信号的相位，包含：多相位时脉产生器产生多个时脉包含参考时脉、第一时脉、第二时脉与第三时脉；除频电路依据该第一时脉产生物理层时脉；时脉输出路径输出该参考时脉给该储存电路；第一输出电路依据该内存控制器的第一输入信号、第一时脉与物理层时脉输出第一输出信号给该储存电路；第二输出电路依据该内存控制器的第二输入信号、第二时脉与物理层时脉输出第二输出信号给该储存电路；以及第三输出电路依据该内存控制器的第三输入信号、第三时脉与物理层时脉输出第三输出信号给该储存电路。

DDR SDRAM physical layer interface circuit and DDR SDRAM control device

【技术实现步骤摘要】
DDRSDRAM物理层接口电路与DDRSDRAM控制装置
本专利技术是关于双倍数据率同步动态随机存取内存(DDRSDRAM)物理层接口电路与DDRSDRAM控制装置，尤其是关于电路面积较小及/或耗电量较少的DDRSDRAM物理层接口电路与DDRSDRAM控制装置。
技术介绍
随着双倍数据率同步动态随机存取内存(DDRSDRAM)的技术的演进，申请人于美国专利US9,570,130B2中提出利用延迟锁定回路(delay-lockedloop,DLL)来处理高速DDRSDRAM应用下时序不容易收敛和时脉树延迟(clocktreelatency)太长的问题。然而，在上述先前技术的电路面积与节能方面，申请人认为有进一步改进的空间。
技术实现思路
本专利技术之一目的在于提供一种双倍数据率同步动态随机存取内存(DDRSDRAM)物理层接口电路与DDRSDRAM控制装置，以在电路面积及节能方面做改善。本专利技术的DDRSDRAM物理层接口电路的一实施例无需使用耗用大量电路面积的延迟锁定回路，即能调整一内存控制器与一储存电路之间的信本文档来自技高网...

【技术保护点】
1.一种双倍数据率同步动态随机存取内存物理层接口电路，耦接于一内存控制器与一储存电路之间，该双倍数据率同步动态随机存取内存物理层接口电路包含：/n一多相位时脉产生器，用来产生多个时脉，该多个时脉包含一储存电路参考时脉、一第一时脉、一第二时脉以及一第三时脉，其中该第二时脉的相位不同于该第三时脉的相位；/n一除频电路，用来依据该第一时脉产生一物理层时脉；/n一时脉输出路径，耦接该多相位时脉产生器，用来输出该储存电路参考时脉给该储存电路；/n一第一输出电路，用来依据该内存控制器之一第一输入信号、该第一时脉与该物理层时脉输出一第一输出信号给该储存电路；/n一第二输出电路，用来依据该内存控制器之一第二输...

【技术特征摘要】
20181107 US 16/182,6801.一种双倍数据率同步动态随机存取内存物理层接口电路，耦接于一内存控制器与一储存电路之间，该双倍数据率同步动态随机存取内存物理层接口电路包含：
一多相位时脉产生器，用来产生多个时脉，该多个时脉包含一储存电路参考时脉、一第一时脉、一第二时脉以及一第三时脉，其中该第二时脉的相位不同于该第三时脉的相位；
一除频电路，用来依据该第一时脉产生一物理层时脉；
一时脉输出路径，耦接该多相位时脉产生器，用来输出该储存电路参考时脉给该储存电路；
一第一输出电路，用来依据该内存控制器之一第一输入信号、该第一时脉与该物理层时脉输出一第一输出信号给该储存电路；
一第二输出电路，用来依据该内存控制器之一第二输入信号、该第二时脉与该物理层时脉输出一第二输出信号给该储存电路；以及
一第三输出电路，用来依据该内存控制器之一第三输入信号、该第三时脉与该物理层时脉输出一第三输出信号给该储存电路。


2.根据权利要求1所述的双倍数据率同步动态随机存取内存物理层接口电路，其中，
该除频电路包含：
一除频器，用来依据该第一时脉产生该物理层时脉；以及
一物理层时脉闸控电路，用来依据该内存控制器之一物理层时脉致能信号输出或暂停输出该物理层时脉给该第一输出电路、该第二输出电路与该第三输出电路；
该第一输出电路包含：
一第一时脉闸控电路，用来依据该内存控制器之一第一闸控信号输出或暂停输出该第一时脉给一第一先进先出缓冲器；以及
该第一先进先出缓冲器，用来依据该第一输入信号、该第一时脉与该物理层时脉输出该第一输出信号给该储存电路；
该第二输出电路包含：
一第二时脉闸控电路，用来依据该内存控制器之一第二闸控信号输出或暂停输出该第二时脉给一第二先进先出缓冲器；以及
该第二先进先出缓冲器，用来依据该第二输入信号、该第二时脉与该物理层时脉输出该第二输出信号给该储存电路；以及
该第三输出电路包含：
一第三时脉闸控电路，用来依据该内存控制器之一第三闸控信号输出或暂停输出该第三时脉给一第三先进先出缓冲器；以及
该第三先进先出缓冲器，用来依据该第三输入信号、该第三时脉与该物理层时脉输出该第三输出信号给该储存电路。


3.根据权利要求2所述的双倍数据率同步动态随机存取内存物理层接口电路，其中，
该物理层时脉闸控电路包含：
一物理层时脉闸控组件，用来接收该物理层时脉致能信号与该物理层时脉，并依据该物理层时脉致能信号输出或暂停输出该物理层时脉给该第一输出电路、该第二输出电路与该第三输出电路；
该第一时脉闸控电路包含：
一第一时脉先进先出缓冲器，用来依据该第一闸控信号、该物理层时脉与该第一时脉输出一第一时脉致能信号；以及
一第一时脉闸控组件，用来接收该第一时脉致能信号与该第一时脉，并依据该第一时脉致能信号输出或暂停输出该第一时脉给该第一先进先出缓冲器；
该第二时脉闸控电路包含：
一第二时脉先进先出缓冲器，用来依据该第二闸控信号、该物理层时脉与该第二时脉输出一第二时脉致能信号；以及
一第二时脉闸控组件，用来接收该第二时脉致能信号与该第二时脉，并依据该第二时脉致能信号输出或暂停输出该第二时脉给该第二先进先出缓冲器；
该第三时脉闸控电路包含：
一第三时脉先进先出缓冲器，用来依据该第三闸控信号、该物理层时脉与该第三时脉输出一第三时脉致能信号；以及
一第三时脉闸控组件，用来接收该第三时脉致能信号与该第三时脉，并依据该第三时脉致能信号输出或暂停输出该第三时脉给该第三先进先出缓冲器。


4.根据权利要求1所述的双倍数据率同步动态随机存取内存物理层接口电路，其中该多相位时脉产生器包含：
一时脉产生器，用来产生一基础时脉；
一致能开关，用来输出一致能信号；以及
多个时脉输出电路，包含：
一储存电路参考时脉输出电路，用来依据一参考时脉相位设定、该基础时脉与该致能信号输出该储存电路参考时脉；
一第一时脉输出电路，用来依据一第一时脉相位设定、该基础时脉与该致能信号输出该第一时脉；
一第二时脉输出电路，用来依据一第二时脉相位设定、该基础时脉与该致能信号输出该第二时脉；以及
一第三时脉输出电路，用来依据一第三时脉相位设定、该基础时脉与该致能信号输出该第三时脉。


5.根据权利要求4所...

【专利技术属性】
技术研发人员：纪国伟，余俊锜，张志伟，周格至，陈世昌，
申请(专利权)人：瑞昱半导体股份有限公司，
类型：发明
国别省市：中国台湾;71