借助于主机内存缓冲区范围的自适应装置服务质量制造方法及图纸

一种用于减少正供应主机内存缓冲区(HMB)供存储装置使用的主机的性能损失的系统和方法。所述方法可包含：针对多个种类的工作负荷在初始离线分析中对所述存储装置的所要HMB存取定时建模，基于实际使用周期性地更新存储在所述存储装置中的存取定时数据，以及使用当前HMB存取定时信息来修改对所述主机上的所述HMB的存储装置存取。所述系统可包含存储装置控制器，其基于各个HMB区域来量化不同主机工作负荷的不同HMB存取定时。

Adaptive device quality of service with host memory buffer range

【技术实现步骤摘要】
【国外来华专利技术】借助于主机内存缓冲区范围的自适应装置服务质量
技术介绍
例如固态驱动器(SSD)等包含NAND快闪存储器的存储系统常用于从消费型产品到企业级计算机系统范围内的电子系统中。SSD的市场不断增大，且其被私人企业或政府机构用来存储数据的接受度正变得越来越广。一些SSD可利用连接的主机装置上的随机存取存储器(RAM)的专用于由SSD控制的部分，在本文中被称作主机内存缓冲区(hostmemorybuffer，HMB)。SSD使用连接的主机装置上的HMB可常常改进其性能和响应性。然而，SSD存储的性能和响应性改进可能以拖垮总体系统性能为代价。举例来说，归因于对于例如PCIe总线等数据总线或其它主机/装置共享资源的争用，SSD大量使用主机上的HMB可能导致主机上的主机性能或电力问题。附图说明图1A是示例非易失性存储器系统的框图。图1B是示出示例性存储模块的框图。图1C是示出阶层式存储系统的框图。图2A是示出非易失性存储器系统的控制器的示例性组件的框图。图2B是示出非易失性存储器存储系统的非易失性存储器的示例性组件的框图。图3是示出块和字线布置的非易失性存储器电路阵列的实例。图4是图2A中展示的主机RAM的主机内存缓冲区和不同区域的更详细视图的框图。图5示出可由存储装置执行的不同工作负荷交易的实例，以及所述交易中的命令中的操作的实例。图6是示出图5的读取命令的更详细版本和可包含在所述工作流程中的PCIe存取的流程图。图7是示出调整对主机内存缓冲区的区域的存储装置存取的方法的流程图。图8是示出用于基于工作负荷种类确定对不同主机内存缓冲区区域的存储装置存取速率的调整的离线建模方法的流程图。图9是示出用于基于关于时延和响应性的实际主机数据确定对不同主机内存缓冲区区域的存储装置存取速率的调整的在线建模方法的流程图。具体实施方式为了解决经由主机内存缓冲区(HMB)使用改进存储装置性能但维持所要总体系统性能的挑战，提供一种自适应地调整服务质量的系统和方法。所述系统和方法识别HMB的不同区域的存取需求和资源使用，且调整强加于对HMB的不同区域的存取的相应延迟。在不同实施方案中，所述系统和方法配置成限制交易的特定步骤中的处理量以便通过减少例如PCIe接口等数据接口上的争用来改进总体主机响应性。存储装置控制器内的HMB存取修改模块可检测何时HMB正选通存取性能或带宽。主机可使用例如时延容差报告(LTR)功能等现有PCIe机制指定总带宽或时延最高限值。根据第一方面，一种非易失性存储器系统包含非易失性存储器和与非易失性存储器通信的控制器。所述控制器配置成存储和检索来自与非易失性存储器系统通信的主机上的主机内存缓冲区的数据。所述控制器进一步配置成向由控制器对主机内存缓冲区的第一存储器区域作出的所有存取添加第一延迟周期，且向由控制器对主机内存缓冲区的第二存储器区域作出的所有存取添加第二延迟周期，其中所述第一和第二延迟周期不同，且第一存储器区域不同于第二存储器区域。在另一方面中，一种处理由非易失性存储器系统对主机上的主机内存缓冲区进行的存储器存取的方法可包含在非易失性存储器系统中在离线建模过程中确定初始主机内存缓冲区存取定时，并存储所述初始主机内存缓冲区存取定时。所述方法可进一步包含识别要由非易失性存储器系统的控制器执行的命令的工作负荷种类(类型)，以及根据初始主机内存缓冲区存取定时并基于所识别工作负荷种类存取主机内存缓冲区。所述方法还可包含响应于从主机接收主机响应时延数据而修改初始主机内存缓冲区存取定时。根据另一方面，公开一种非易失性存储器系统，其可具有非易失性存储器和与非易失性存储器通信的控制器。控制器可包含用于以下操作的构件：在离线建模过程中确定初始主机内存缓冲区存取定时，以及将初始主机内存缓冲区存取定时存储在非易失性存储器系统中。控制器还可包含用于以下操作的构件：识别要由非易失性存储器系统的控制器执行的命令的工作负荷种类，以及根据初始主机内存缓冲区存取定时并基于所识别的工作负荷种类存取主机内存缓冲区。此外，控制器可包含用于以下操作的构件：响应于从主机接收到主机响应时延数据而修改初始主机内存缓冲区存取定时。现参看图1A，展示示出非易失性存储器(NVM)系统100的框图。NVM系统100包含控制器102和可由一个或多个非易失性存储器裸片104组成的非易失性存储器104。如本文中所使用，术语裸片指代形成于单个半导体衬底上的一组非易失性存储器单元和用于管理那些非易失性存储器单元的物理操作的相关联电路。控制器102与主机系统介接，且将用于读取、编程和擦除操作的命令序列传输到非易失性存储器裸片104。控制器102(其可以是快闪存储器控制器)可采取处理电路、一个或多个微处理器或处理器(在本文中也被称为中央处理单元(CPU))和计算机可读介质的形式，所述计算机可读介质存储可由例如(微)处理器、逻辑门、开关、专用集成电路(ASIC)、可编程逻辑控制器和嵌入式微控制器执行的计算机可读程序代码(例如，软件或固件)。控制器102可配置有硬件和/或固件以执行下文描述和流程图中展示的各种功能。并且，展示为在控制器内部的一些组件也可存储在控制器外部，且可使用其它组件。此外，词组“操作性地通信”可表示直接通信或经由本文可或可未展示或描述的一个或多个组件间接(有线或无线)通信。如本文中所使用，快闪存储器控制器是管理存储在快闪存储器上的数据且与例如计算机或电子装置等主机通信的装置。快闪存储器控制器除本文中所描述的特定功能性外还可具有各种功能性。举例来说，快闪存储器控制器可使快闪存储器格式化以确保存储器恰当地操作，列出不良快闪存储器单元，且分配备用单元来替换将来故障单元。备用单元的某一部分可用于保持固件来操作快闪存储器控制器和实施其它特征。在操作中，当主机需要从快闪存储器读取数据或将数据写入到快闪存储器时，其将与快闪存储器控制器通信。如果主机提供数据将被读取/写入到的逻辑地址，则快闪存储器控制器可将从主机接收的逻辑地址转换为快闪存储器中的物理地址。快闪存储器控制器还可执行各种存储器管理功能，例如(但不限于)耗损均衡(分布写入以避免耗损原本将会被重复地写入到的特定存储器块)和垃圾收集(在块已满之后，仅将有效数据页移动到新块，如此已满的块可被擦除且再使用)。非易失性存储器裸片104可包含任何合适的非易失性存储器介质，包含NAND快闪存储器单元和/或NOR快闪存储器单元。存储器单元可采取固态(例如，快闪)存储器单元的形式，并且可以是可一次编程、可少次编程或可多次编程的。存储器单元还可为单级单元(SLC)、多级单元(MLC)、三级单元(TLC)，或使用其它现今已知或将来开发的存储器单元层级技术。并且，存储器单元可以二维或三维方式制造。控制器102和非易失性存储器裸片104之间的接口可以是任何合适的快闪接口，例如双态切换模式(ToggleMode)200、400或800。在一个实施例中，NVM系统100可以是基于卡片的系统，例如安全数字(SD)或微安全数字(微本文档来自技高网...

【技术保护点】
1.一种非易失性存储器系统，其包括：/n非易失性存储器；以及/n控制器，其与所述非易失性存储器通信，其中所述控制器配置成：/n存储和检索来自与所述非易失性存储器系统通信的主机上的主机内存缓冲区的数据；/n向由所述控制器对所述主机内存缓冲区的第一存储器区域作出的所有存取添加第一延迟周期；以及/n向由所述控制器对所述主机内存缓冲区的第二存储器区域作出的所有存取添加第二延迟周期，/n其中：/n所述第一延迟周期不同于所述第二延迟周期；且/n所述第一存储器区域不同于所述第二存储器区域。/n

【技术特征摘要】
【国外来华专利技术】20171109 US 15/808,2091.一种非易失性存储器系统，其包括：
非易失性存储器；以及
控制器，其与所述非易失性存储器通信，其中所述控制器配置成：
存储和检索来自与所述非易失性存储器系统通信的主机上的主机内存缓冲区的数据；
向由所述控制器对所述主机内存缓冲区的第一存储器区域作出的所有存取添加第一延迟周期；以及
向由所述控制器对所述主机内存缓冲区的第二存储器区域作出的所有存取添加第二延迟周期，
其中：
所述第一延迟周期不同于所述第二延迟周期；且
所述第一存储器区域不同于所述第二存储器区域。


2.根据权利要求1所述的非易失性存储器系统，其中：
所述主机内存缓冲区包括易失性存储器；且
所述第一存储器区域含有第一类型的数据。


3.根据权利要求2所述的非易失性存储器系统，其中：
所述第一类型的数据包括逻辑到物理映射表数据；且
所述第二存储器区域包括用于所述非易失性存储器系统的固件叠加数据。


4.根据权利要求1所述的非易失性存储器系统，其中所述控制器进一步配置成响应于从所述主机接收到从所述控制器发送到所述主机内存缓冲区的命令的时延测量值来动态地改变所述第一延迟周期。


5.根据权利要求1所述的非易失性存储器系统，其中所述控制器进一步配置成响应于从所述主机接收的时延测量值来周期性地调整对所述主机内存缓冲区的多个存储器区域中的每一个的控制器存取的延迟周期。


6.根据权利要求1所述的非易失性存储器系统，其中所述控制器进一步配置成：
识别所述主机上的命令队列中的命令集的工作负荷种类；以及
基于所识别的所述工作负荷种类检索所述第一延迟周期和所述第二延迟周期。


7.根据权利要求6所述的非易失性存储器系统，其中所述命令集包括读取、写入或微调所述非易失性存储器中的数据的命令。


8.根据权利要求7所述的非易失性存储器系统，其中所述命令集中的命令包括至少一个操作，包含由所述控制器对所述主机内存缓冲区的所述第一或所述第二存储器区域进行的存取。


9.根据权利要求6所述的非易失性存储器系统，其中所述控制器进一步配置成在执行所述命令集之后：
将所执行的所述命令集的时延与所述命令集的预期时延进行比较；以及
响应于所述时延不同于所述预期时延，基于所述时延相对于所述预期时延的变化调整所述第一延迟周期或所述第二延迟周期。


10.根据权利要求1所述的非易失性存储器系统，其中所述非易失性存储器包括由三维存储器结构形成的衬底。


11.一种在非易失性存储器系统中处理由所述非易失性存储器系统对主机上的主机内存缓冲区进行的存储器存取的方法...

【专利技术属性】
技术研发人员：JG哈恩，A马库，I阿弗里亚特，S贝尼斯蒂，A纳冯，A巴扎斯基，
申请(专利权)人：西部数据技术公司，
类型：发明
国别省市：美国;US