使用非易失性半导体存储元件的神经网络运算电路制造技术

技术编号:24020146 阅读:238 留言:0更新日期:2020-05-02 05:00
在根据输入数据(x0~xn)与耦合权重系数(w0~wn)的积和运算结果将输出数据(y)输出的神经网络运算电路中,具备运算机构(PU0~PUn),该运算机构中,非易失性半导体存储元件(RP)和单元晶体管(T0)串联连接在数据线(BL0、SL0)之间,非易失性半导体存储元件(RN)和单元晶体管(T1)串联连接在数据线(BL1、SL1)之间,在单元晶体管(T0、T1)的栅极连接有字线(WL0~WLn);在RP、RN中保存耦合权重系数(w0~wn),字线选择电路(30)根据x0~xn将WL0~WLn设为选择状态或非选择状态,判定电路(50)通过判定流过BL0、BL1的电流值,将输出数据(y)输出。

Neural network operation circuit using nonvolatile semiconductor memory elements

【技术实现步骤摘要】
【国外来华专利技术】使用非易失性半导体存储元件的神经网络运算电路
本专利技术涉及能够实现低功耗化和大规模集成化的使用非易失性半导体存储元件的神经网络运算电路及其动作方法。
技术介绍
随着信息通信技术的进展,所有的事物与因特网相连的IoT(InternetofThings)技术的到来受到关注。在IoT技术中,通过将各种电子设备连接到因特网,期待设备的高性能化,但作为实现更高性能化的技术,近年来活跃地开展电子设备自己进行学习和判断的人工智能(AI:ArtificialIntelligence)技术的研究开发。在人工智能技术中,使用对人的脑型信息处理进行工学上的模仿的神经网络技术,并且以高速、低功耗执行神经网络运算的半导体集成电路的研究开发正在火热地进行。在专利文献1、专利文献2、专利文献3中公开了以往的神经网络运算电路。神经网络电路由将多个输入以分别具有不同的耦合权重系数的被称作突触(synapse)的耦合来连接的被称作神经元(neuron)(也有被称作感知器(perceptron)的情况)的基本元件构成,通过将多个神经元相互连接,能够进行图像识别及声音识别这样的高级的运算处理。在神经元中,进行对将各输入与各耦合权重系数相乘后的值全部进行相加的乘加运算动作。乘加运算电路由保存输入及耦合权重系数的存储器电路和寄存器电路、将输入与耦合权重系数相乘的乘法电路、将乘法结果累积相加的累加器(accumulator)电路、以及进行这些电路块的动作控制的控制电路构成。这些电路块全部由数字电路构成。在非专利文献1中,公开了以往的神经网络运算电路的另一例。其使用能够设定模拟电阻值(电导)的电阻变化型非易失性存储器而构成神经网络运算电路,在非易失性存储器元件中保存相当于耦合权重系数的模拟电阻值(电导),对非易失性存储器元件施加相当于输入的模拟电压值,利用此时流过非易失性存储器元件中的模拟电流值。由神经元进行的乘加运算动作通过以下这样进行:将多个耦合权重系数作为模拟电阻值(电导)保存到多个非易失性存储器元件中,向多个非易失性存储器元件施加相当于多个输入的多个模拟电压值,得到将流过多个非易失性存储器元件中的电流值合计的模拟电流值作为乘加运算结果。使用非易失性存储器元件的神经网络运算电路与上述的由数字电路构成的神经网络运算电路相比能够实现低功耗化,近年来,火热地开展能够设定模拟电阻值(电导)的电阻变化型非易失性存储器的工艺开发、器件开发及电路开发。现有技术文献专利文献专利文献1:日本特开2001-188767号公报专利文献2:日本特开平6-259585号公报专利文献3:日本特开平2-161556号公报非专利文献非专利文献1:M.Prezioso,etal.,“Trainingandoperationofanintegratedneuromorphicnetworkbasedonmetal-oxidememristors,”Nature,no.521,pp.61-64,2015.
技术实现思路
专利技术要解决的课题但是,上述的以往的神经网络运算电路有以下所示的问题。即,在由数字电路构成的神经网络运算电路中,需要搭载保存大量的输入数据及耦合权重系数的大容量的存储器电路和寄存器电路、进行以浮点小数表现的大量的输入数据与耦合权重系数的乘加运算的大规模的乘法电路和累积加法电路(累加器电路)、以及进行这些电路块的动作控制的大规模的控制电路,半导体集成电路的芯片面积增大是个问题。此外,为了进行高速的神经网络运算,需要使大规模的数字电路高速地动作,所以目前被产品化的进行神经网络运算处理的半导体芯片的功耗为几十瓦特到几百瓦特,非常大,半导体集成电路的功耗增大也是个问题。另一方面,为了解决由数字电路构成的神经网络运算电路的功耗增大,近年来提出了使用能够设定模拟电阻值(电导)的电阻变化型非易失性存储器的神经网络运算电路。其将多个耦合权重系数作为模拟电阻值(电导)保存到多个非易失性存储器元件中,向多个非易失性存储器元件施加相当于多个输入数据的多个模拟电压值,得到将多个非易失性存储器元件中流过的电流值合计的模拟电流值作为乘加运算结果,由此进行乘加运算动作,但是,由于神经元的输入及输出被以模拟电压值或模拟电流值进行处理,所以需要以模拟值进行神经元间的信息传递,有难以将大规模的神经网络电路向半导体集成电路安装、即难以实现大规模的半导体集成化的问题。为了使神经元间的信息传递变得容易,也有使用模拟-数字变换电路(AD变换电路)将模拟值变换为数字值而进行信息传递、使用数字-模拟变换电路(DA变换电路)将数字值变换为模拟值的方法,但在安装大规模的神经网络电路的情况下,需要搭载大量的模拟-数字变换电路(AD变换电路)和数字-模拟变换电路(DA变换电路),从半导体集成化的观点看并不优选。本专利技术是鉴于上述问题而做出的,目的是提供一种能够实现低功耗化和大规模集成化的使用非易失性半导体存储元件的神经网络运算电路。用来解决课题的手段本专利技术的使用非易失性半导体存储元件的神经网络运算电路,根据能够取第1逻辑值或第2逻辑值的数据的多个输入数据、与多个输入数据分别对应的多个耦合权重系数、以及多个输入数据与对应的耦合权重系数的乘加运算结果,输出第1逻辑值或第2逻辑值的输出数据,其特征在于,具备:多个字线;第1数据线;第2数据线;第3数据线;第4数据线;多个运算机构,由第1非易失性半导体存储元件与第1单元晶体管的串联连接构成,第1非易失性半导体存储元件的一端连接于第1数据线,第1单元晶体管的一端连接于第2数据线,第1单元晶体管的栅极连接于字线,并且由第2非易失性半导体存储元件与第2单元晶体管的串联连接构成,第2非易失性半导体存储元件的一端连接于第3数据线,第2单元晶体管的一端连接于第4数据线,第2单元晶体管的栅极连接于字线;字线选择电路,将多个字线设为选择状态或非选择状态;以及判定电路,判定在第1数据线和第3数据线、或者第2数据线和第4数据线中发生的电压值或电流值的大小关系,输出第1逻辑值或第2逻辑值的数据;在多个运算机构的第1非易失性半导体存储元件和第2非易失性半导体存储元件中保存多个耦合权重系数;字线选择电路根据多个输入数据,将多个字线设为选择状态或非选择状态;判定电路将输出数据输出。此外,在本专利技术的使用非易失性半导体存储元件的神经网络运算电路中,也可以是,在多个耦合权重系数向多个运算机构的第1非易失性半导体存储元件和第2非易失性半导体存储元件的保存中,在耦合权重系数为正值的情况下,向第1非易失性半导体存储元件进行写入,以使流过第1非易失性半导体存储元件的电流值成为与耦合权重系数的值成比例的电流值;在耦合权重系数为负值的情况下,向第2非易失性半导体存储元件进行写入,以使流过第2非易失性半导体存储元件的电流值成为与耦合权重系数的值成比例的电流值。此外,在本专利技术的使用非易失性半导体存储元件的神经网络运算电路中,也可以是,在多个耦合权重系数向多个运算机构的第1非易失性半导体存储元件和第2非易本文档来自技高网
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【技术保护点】
1.一种使用非易失性半导体存储元件的神经网络运算电路,根据能够取第1逻辑值或第2逻辑值的数据的多个输入数据、与多个输入数据分别对应的多个耦合权重系数、以及多个输入数据与对应的耦合权重系数的乘加运算结果,输出第1逻辑值或第2逻辑值的输出数据,其特征在于,具备:/n多个字线;/n第1数据线;/n第2数据线;/n第3数据线;/n第4数据线;/n多个运算机构,各运算机构由第1非易失性半导体存储元件与第1单元晶体管的串联连接构成,第1非易失性半导体存储元件的一端连接于第1数据线,第1单元晶体管的一端连接于第2数据线,第1单元晶体管的栅极连接于字线,并且该运算机构由第2非易失性半导体存储元件与第2单元晶体管的串联连接构成,第2非易失性半导体存储元件的一端连接于第3数据线,第2单元晶体管的一端连接于第4数据线,第2单元晶体管的栅极连接于字线;/n字线选择电路,将多个字线设为选择状态或非选择状态;以及/n判定电路,判定在第1数据线和第3数据线、或者第2数据线和第4数据线上产生的电压值或电流值的大小关系,输出第1逻辑值或第2逻辑值的数据;/n在多个运算机构的第1非易失性半导体存储元件和第2非易失性半导体存储元件中保存多个耦合权重系数,/n字线选择电路根据多个输入数据,将多个字线设为选择状态或非选择状态,/n判定电路将输出数据进行输出。/n...

【技术特征摘要】
【国外来华专利技术】20170907 JP 2017-1718461.一种使用非易失性半导体存储元件的神经网络运算电路,根据能够取第1逻辑值或第2逻辑值的数据的多个输入数据、与多个输入数据分别对应的多个耦合权重系数、以及多个输入数据与对应的耦合权重系数的乘加运算结果,输出第1逻辑值或第2逻辑值的输出数据,其特征在于,具备:
多个字线;
第1数据线;
第2数据线;
第3数据线;
第4数据线;
多个运算机构,各运算机构由第1非易失性半导体存储元件与第1单元晶体管的串联连接构成,第1非易失性半导体存储元件的一端连接于第1数据线,第1单元晶体管的一端连接于第2数据线,第1单元晶体管的栅极连接于字线,并且该运算机构由第2非易失性半导体存储元件与第2单元晶体管的串联连接构成,第2非易失性半导体存储元件的一端连接于第3数据线,第2单元晶体管的一端连接于第4数据线,第2单元晶体管的栅极连接于字线;
字线选择电路,将多个字线设为选择状态或非选择状态;以及
判定电路,判定在第1数据线和第3数据线、或者第2数据线和第4数据线上产生的电压值或电流值的大小关系,输出第1逻辑值或第2逻辑值的数据;
在多个运算机构的第1非易失性半导体存储元件和第2非易失性半导体存储元件中保存多个耦合权重系数,
字线选择电路根据多个输入数据,将多个字线设为选择状态或非选择状态,
判定电路将输出数据进行输出。


2.如权利要求1所述的使用非易失性半导体存储元件的神经网络运算电路,其特征在于,
在上述多个耦合权重系数向上述多个运算机构的第1非易失性半导体存储元件和第2非易失性半导体存储元件的保存中,
在上述耦合权重系数为正值的情况下,向上述第1非易失性半导体存储元件进行写入,以使流过上述第1非易失性半导体存储元件的电流值成为与上述耦合权重系数的值成比例的电流值,
在上述耦合权重系数为负值的情况下,向上述第2非易失性半导体存储元件进行写入,以使流过上述第2非易失性半导体存储元件的电流值成为与上述耦合权重系数的值成比例的电流值。


3.如权利要求1所述的使用非易失性半导体存储元件的神经网络运算电路,其特征在于,
在上述多个耦合权重系数向上述多个运算机构的第1非易失性半导体存储元件和第2非易失性半导体存储元件的保存中,
在上述耦合权重系数为正值的情况下,向上述第1非易失性半导体存储元件和第2非易失性半导体存储元件进行写入,以使流过上述第1非易失性半导体存储元件的电流值比流过上述第2非...

【专利技术属性】
技术研发人员:河野和幸小野贵史中山雅义持田礼司早田百合子
申请(专利权)人:松下电器产业株式会社
类型:发明
国别省市:日本;JP

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