一种基于仲裁器的全新架构物理不可克隆函数的电路结构制造技术

本发明专利技术公开了一种基于仲裁器的结构可重构的物理不可克隆函数的电路结构，该结构由n个MUX Group、n个仲裁器和2n‑2个MUX组成。每个MUX Group的内部结构由j组对称排列且前后交叉传输的MUX。MUX Group的两路输出信号除了接仲裁器，还作为两个对称摆放的MUX的输入，这两个MUX的另一输入端接系统时钟，MUX的输出接下一级MUX Group的输入。因此MUX的选择信号可以控制下一级MUX Group的输入信号是来自上一级的输出还是来自系统时钟。其可以实现各级MUX Group的串联和并联，从而实现PUF结构的可重构并实现单比特或多比特有效数据同时输出。

A new architecture based on arbiter

【技术实现步骤摘要】
一种基于仲裁器的全新架构物理不可克隆函数的电路结构
本专利技术涉及一种集成电路领域物理不可克隆函数的设计，特别涉及一种基于仲裁器的结构可重构的物理不可克隆函数的电路结构。
技术介绍
基于仲裁器的不可克隆函数是物理不可克隆函数(PUF)在硅片上的一种实现形式，主要利用器件的制造工艺偏差而产生的物理随机性，提取出与该物体唯一相关的特征量。通过该特征量，可以唯一识别对应的物体，而且该特征量无法被复制，因为生产过程中的工艺偏差是无法被复制的。因此，基于半导体技术的PUF具有不可复制性、唯一性、稳定性、免疫侵入式攻击的性质。目前比较流行的对称加密算法AES、SM4等须要将密钥存储到非易失性储存器里面，这很容易会受到侵入式攻击，导致密钥被复制窃取。而基于硅的仲裁器PUF则能够阻止侵入式攻击，防止密钥被复制窃取，因此PUF可广泛应用于芯片认证、密钥存储等领域。图1是传统结构仲裁器PUF的电路原理图，该仲裁器PUF电路由延时路径和位于延时路径末端的仲裁器组成。延时路径由多个节点组成，每个节点由两个2选1的数据选择器(MUX)组成。节点中的两个MUX必须对称摆放，并且跟下一节点MUX的连线也必须对称。每个节点中的两个MUX共用一个选择控制信号，当该控制信号为1时，上一节点两个MUX的输出将会平行传输到本节点两个MUX的输出；当该控制信号为0时，上一节点两个MUX的输出将会交叉传输到本节点两个MUX的输出。当一个从0到1的跳变信号进入延时路径时，根据各节点控制信号(C[1],C[2],…，C[N])的不同，跳变信号将会平行或交叉通过每个节点。如果延时路径有n个节点，那么一共有2n种传输路径。最终，跳变信号从延时路径末端节点的两个MUX输出后，会先后到达仲裁器的两个输入端，仲裁器通过输出0或1来判断哪一路信号率先到达。理想情况下，当每个节点的两个MUX在物理上摆放严格对称时，节点之间的连线也严格对称，那么跳变信号理论上是会同时到达仲裁器的两个输入端。事实上芯片制造过程中存在工艺偏差，这导致跳变信号通过的两条延时路径长度不一样，从而导致传输延时也不一样，仲裁器的输出反映了这种物理的随机性。根据传统PUF的结构可知，该结构不可动态改动，且每个周期只能产生一比特有效数据。
技术实现思路
本专利技术的目的在于克服现有技术的缺点与不足，在原有结构的基础上提出了一种全新的PUF结构，该结构能够通过选择信号Si,i∈[1,n-1]来改变时钟信号及前级输出信号走向，来实现PUF电路结构的重构和输出的变化，同时该电路结构在一个周期内可实现多比特有效数据的同时输出，最多一个周期可实现n比特有效数据输出。本专利技术的目的通过下述技术方案实现：该结构由n个MUXGroup、n个仲裁器和2n-2个MUX组成。每个MUXGroup的内部结构如图3所示，其与传统基于仲裁器的PUF电路类似，由j组对称排列且前后交叉传输的MUX。MUXGroup的两路输出信号除了接仲裁器，还作为两个对称摆放的MUX的输入，这两个MUX的另一输入端接系统时钟，MUX的输出接下一级MUXGroup的输入。因此MUX的选择信号Si,i∈[1,n-1]可以控制下一级MUXGroup的输入信号是来自上一级的输出还是来自系统时钟。通过控制Si,i∈[1,n-1]，可以实现各级MUXGroup的串联和并联，从而实现PUF结构的可重构并实现单比特或多比特有效数据同时输出。本专利技术相对于现有技术具有如下的优点及效果：1.实现了基于仲裁器的PUF电路结构可动态调整；2.可实现单时钟周期内单比特有效数据或多比特有效数据的同时输出。附图说明图1是基于仲裁器的PUF传统结构图；图2是本专利技术的电路结构；图3是本专利技术中MUXGroup的内部结构。具体实施例下面结合实施例及附图对本专利技术作进一步详细的描述，但本专利技术的实施方式不限于此。本专利技术所涉及的PUF电路由n个MUXGroup、n个仲裁器和2n-2个MUX组成。其中MUXGroup的内部结构如图3所示，其主要由多个节点组成，每个节点由两个2选1的数据选择器(MUX)。节点中的两个MUX必须严格对称摆放，并且与下一节点MUX的连线也必须对称。每个节点中的两个MUX共用一个选择控制信号，当该控制信号为0时，上一节点两个MUX的输出将会平行传输到本节点两个MUX的输出；当该控制信号为1时，上一节点两个MUX的输出将会交叉传输到本节点两个MUX的输出。当一个从0到1的跳变信号进入延时路径时，根据各节点控制信号(C[1],C[2],…，C[N])的不同，跳变信号将会平行或交叉通过每个节点。如果延时路径有n个节点，那么一共有2n种传输路径。最终，跳变信号从延时路径末端节点的两个MUX输出。当每个节点的两个MUX在物理上摆放严格对称时，节点之间的连线也严格对称，那么跳变信号理论上是会同时到达输出端。事实上芯片制造过程中存在工艺偏差，这导致跳变信号通过的两条延时路径长度不一样，从而导致传输延时也不一样。因此，跳变信号到达输出端的时间也会有所差异。两路跳变信号输出后，接入到另一组对称摆放的MUX输入端，并由信号Si,i∈[1,n-1]控制其是否输入到下一级MUXGroup。若控制信号为0，则该跳变信号将会输入到下一级MUXGroup继续传输，此时，前级和后级形成串联结构。若控制信号为1，则两路跳变信号输入到仲裁器并产生1比特有效信号，该信号反映了当前MUXGroup在芯片制造过程中存在工艺偏差等物理随机信息；同时，下一级MUXGroup的输入为系统时钟，此时前级和后级形成并联结构。PUF结构中的仲裁器由D触发器构成，其主要作用是判断两路跳变信号哪一路最先到达，并根据到达的先后不同，输出0或1。在实际应用过程中，MUXGroup的个数以及每个MUXGroup内部的节点数都可根据实际需求确定。PUF电路的数据输入为C[1],C[2],…，C[i],数据输出为R[1],R[2],…，R[n],控制输入为S[1],S[2],…，S[n]。上述实施例为本专利技术较佳的实施方式，但本专利技术的实施方式并不受上述实施例的限制，其他的任何未背离本专利技术的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本专利技术的保护范围之内。本文档来自技高网...

【技术保护点】
1.一种基于仲裁器的结构可重构的物理不可克隆函数的电路结构，所述电路结构包括n个MUX Group、n个仲裁器、2n-2个MUX组成的n级结构和系统时钟，其特征在于，/n其中所述MUX Group具有4路输入以及2路输出，所述仲裁器具有2路输入以及2路输出，所述MUX具备2路输入以及1路输出；/n所述n级结构的每一级包括一个所述MUX Group和一个所述仲裁器，每一级的所述MUXGroup的2路输出作为所述仲裁器的2路输入，且每两级之间有2个所述MUX，并且除了最后一级的MUX Group以外的每一级的MUX Group的2路输出还分别作为两级之间的2个MUX的每个MUX的一路输入，每个所述MUX的另一路输入为所述系统时钟，所述两级之间的2个MUX的2路输出还作为除了第一级以外的MUX Group输入且第一级MUX Group的输入为所述系统时钟；/n所述n个仲裁器的输出为所述电路结构的输出。/n

【技术特征摘要】
1.一种基于仲裁器的结构可重构的物理不可克隆函数的电路结构，所述电路结构包括n个MUXGroup、n个仲裁器、2n-2个MUX组成的n级结构和系统时钟，其特征在于，
其中所述MUXGroup具有4路输入以及2路输出，所述仲裁器具有2路输入以及2路输出，所述MUX具备2路输入以及1路输出；
所述n级结构的每一级包括一个所述MUXGroup和一个所述仲裁器，每一级的所述MUXGroup的2路输出作为所述仲裁器的2路输入，且每两级之间有2个所述MUX，并且除了最后一级的MUXGroup以外的每一级的MUXGroup的2路输出还分别作为两级之间的2个MUX的每个MUX的一路输入，每个所述MUX的另一路输入为所述系统时...

【专利技术属性】
技术研发人员：杨晨曦，
申请(专利权)人：杨晨曦，
类型：发明
国别省市：湖南;43