一种Fanout信号线提取电容的方法技术

一种Fanout信号线提取电容的方法，包括以下步骤：1）划分信号线的电容模拟区域为多个子区域单元；2）标记与所述信号线重叠的所述子区域单元；3）合并并扩展所述子区域单元，完成子电容模拟区域的划分；4）分区域并行提取所述子电容模拟区域的电容值。本发明专利技术的Fanout信号线提取电容的方法，能够在每个划分的子区域并行地进行电容模拟，并且省略一些电容值较小的区域，这样可以大大缩短Fanout的电容模拟时间，提高平板显示设计效率。

A method of extracting capacitance from fanout signal line

【技术实现步骤摘要】
一种Fanout信号线提取电容的方法
本专利技术涉及半导体集成电路自动化设计
，特别是涉及一种Fanout信号线提取电容的方法。
技术介绍
在平板显示设计中，相邻或相近Fanout（一组平行信号走线）信号线电压信号变化，会造成串扰等效应，造成显示问题，这种问题多是由于信号走线间的耦合电容引起。为了模拟出电容耦合效应对平板显示效果的影响，需要对Fanout信号线进行电容模拟，找到改进显示效果的设计方法。电容模拟一般都采用三维场求解器的方法，其计算量通常很大，并且模拟难度和模拟信号线的规模和复杂度直接相关。随着平板显示技术的不断更新，例如OLED、microLEM、microOLEM等新型显示技术，对Fanout信号线串扰问题更为敏感，在设计时需要充分考虑电容耦合效应。在平板显示设计中，Fanout信号线的数量规模较大。通常情况下，有上千条以上的数据信号控制线，每条信号线都需要进行电容模拟，且每条信号线需要进行电容模拟的有效长度较长。将所有Fanout信号线进行电容提取，其计算量过大，无法进行直接三维结构电容模拟，且无法短时间模拟出太长的单条信号线电容。在Fanout电容提取区域没有进行划分之前，由于Fanout信号线规模较大，提取时间很长，当Fanout数量较多时，场求解器可能无法模拟出结果。
技术实现思路
为了解决现有技术存在的不足，本专利技术的目的在于提供一种Fanout信号线提取电容的方法，能够在每个划分的子区域并行地进行电容模拟，并且省略一些电容值较小的区域，这样可以大大缩短Fanout的电容模拟时间，提高平板显示设计效率。为实现上述目的，本专利技术提供的一种Fanout信号线提取电容的方法，包括以下步骤：1）划分将Fanout信号线的电容模拟区域为多个子区域单元；2）标记与所述Fanout信号线重叠的子区域单元；3）合并并扩展所述子区域单元，完成子电容模拟区域的划分；4）分区域并行提取所述子电容模拟区域的电容值。进一步地，所述子区域单元的宽度和高度为Su=p*N；其中，p为两条平行Fanout信号线的线距，N为电容模拟经验值。进一步地，所述电容模拟区域被划分为(w/Su)*(h/Su)个所述子区域单元；其中，h为所述电容模拟区域的高度，w为所述电容模拟区域的宽度。进一步地，所述步骤3）进一步包括，判断步骤2）中标记的所述子区域单元信号线锐角的倾斜角度；当角度大于45°时，横向合并相邻的所述子区域单元；当角度小于45°时，纵向合并相邻的所述子区域单元。进一步地，还包括，当角度大于45°时，横向扩展所述子区域单元；当角度小于45°时，纵向扩展所述子区域单元；当相邻的所述子区域单元处于45°交界时，对角度大于45°的子区域不进行横向扩展，对角度小于45°的子区域进行纵向扩展。为实现上述目的，本专利技术还提供一种计算机可读存储介质，其上存储有计算机指令，所述计算机指令运行时执行如上文所述的Fanout信号线提取电容的方法步骤。为实现上述目的，本专利技术还提供一种Fanout信号线提取电容的装置，包括存储器和处理器，所述存储器上储存有在所述处理器上运行的计算机指令，所述处理器运行所述计算机指令时执行如上文所述的Fanout信号线提取电容的方法步骤。本专利技术的一种Fanout信号线提取电容的方法，具有以下有益效果：1）可以在每个划分的子区域并行地进行电容模拟，并且省略一些电容值较小的区域，这样可以大大缩短Fanout的电容模拟时间，提高平板显示设计效率。2）在缩短时间的同时，也可以保证最后的电容模拟结果精度损失较小，保证电容模拟值的正确性。本专利技术的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本专利技术而了解。附图说明附图用来提供对本专利技术的进一步理解，并且构成说明书的一部分，并与本专利技术的实施例一起，用于解释本专利技术，并不构成对本专利技术的限制。在附图中：图1为根据本专利技术的一种Fanout信号线提取电容的方法流程图；图2为根据本专利技术的实施例一信号线图形示意图；图3为根据本专利技术的实施例一划分电容提取子区域单元示意图；图4为根据本专利技术的实施例一标记交叠子区域单元示意图；图5为根据本专利技术的实施例一合并交叠子区域单元示意图；图6为根据本专利技术的实施例一划分完成后的电容模拟子区域示意图。具体实施方式以下结合附图对本专利技术的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本专利技术，并不用于限定本专利技术。图1为根据本专利技术的一种Fanout信号线提取电容的方法流程图，下面将参考图1，对本专利技术的一种Fanout信号线提取电容的方法进行详细描述。首先，在步骤101，将信号线电容模拟区域划分为多个子区域单元。该步骤中，对于Fanout信号线版图图形，提取每条信号时，可以根据Fanout走线的图形，根据一种子电容提取区域合理的划分方法，正确划分原始电容提取区域，将一个大规模的Fanout电容模拟区域划分为多个子电容模拟区域。优选地，将面积为w*h的电容模拟区域以单位方格为基准划分为多个基本子区域，h为电容模拟区域高度，w为模拟电容区域宽度。优选地，每个子区域方格的宽度和高度为Su=p*N，电容模拟区域被划分为(w/Su)*(h/Su)个基础子区域，p为两条平行Fanout信号线的线距，N为一个电容模拟经验值。在步骤102，标记与提取信号线重叠的子区域单元。该步骤中，选取出与信号线有交叠的基础子区域方格，并做标记。在步骤103，合并并扩展子区域单元，完成子电容模拟区域的划分。优选地，合并子区域单元包括：判断步骤102标记的子区域内Fanout信号线的倾斜角度（取锐角），当角度大于45°时，相邻子区域横向合并；当角度小于45°时，相邻子区域纵向合并。优选地，扩展合并后的子区域单元，当角度大于45°时，子区域横向扩展一定尺寸；当角度小于45°时，子区域纵向扩展一定尺寸；相邻子区域处于45°交界的时候，需要进行特殊处理，保证两个电容模拟子区域没有交叠，避免区域电容的重复提取。在步骤104，分区域并行提取子电容模拟区域的电容值。该步骤中，保证提取精度的情况下大大缩短Fanout电容提取时间。优选地，将信号线的电容提取区域划分为多个子区域，每个子区域分别模拟对应的电容，所有区域电容模拟值的和，即为信号线的电容值。下面结合一具体实施例对本专利技术的一种Fanout信号线提取电容的方法做进一步的说明。图2为根据本专利技术的实施例一信号线图形示意图。提取如图2所示的一组Fanout信号线图形电容，电容模拟区域高度Height=h，宽度Width=w，两条平行Fanout信号线的线距Pitch=p。以提取信号线S1为例，电容模拟区域划分方法如下：图3为根据本发本文档来自技高网...

【技术保护点】
1.一种Fanout信号线提取电容的方法，其特征在于，包括以下步骤：/n1）划分将Fanout信号线的电容模拟区域为多个子区域单元；/n2）标记与所述Fanout信号线重叠的子区域单元；/n3）合并并扩展所述子区域单元，完成子电容模拟区域的划分；/n4）分区域并行提取所述子电容模拟区域的电容值。/n

【技术特征摘要】
1.一种Fanout信号线提取电容的方法，其特征在于，包括以下步骤：
1）划分将Fanout信号线的电容模拟区域为多个子区域单元；
2）标记与所述Fanout信号线重叠的子区域单元；
3）合并并扩展所述子区域单元，完成子电容模拟区域的划分；
4）分区域并行提取所述子电容模拟区域的电容值。


2.根据权利要求1所述的Fanout信号线提取电容的方法，其特征在于，
所述子区域单元的宽度和高度为Su=p*N；
其中，p为两条平行Fanout信号线的线距，N为电容模拟经验值。


3.根据权利要求2所述的Fanout信号线提取电容的方法，其特征在于，所述电容模拟区域被划分为(w/Su)*(h/Su)个所述子区域单元；其中，h为所述电容模拟区域的高度，w为所述电容模拟区域的宽度。


4.根据权利要求1所述的Fanout信号线提取电容的方法，其特征在于，所述步骤3）进一步包括，
判断标记的所述子区域单元信号线锐角的倾斜角度；
当角度大于45°时，横向合并相邻的所述子区...

【专利技术属性】
技术研发人员：童振霄，李相启，陆涛涛，刘伟平，
申请(专利权)人：成都九芯微科技有限公司，
类型：发明
国别省市：四川;51