基于快速全加器的全数字锁相环及锁相控制方法技术

基于快速全加器的全数字锁相环及锁相控制方法，所述的全数字锁相环包括数字鉴相器模块、数字环路滤波器模块、缓冲寄存器和数控振荡器模块。数字环路滤波器模块和数控振荡器模块均包括快速全加器，快速全加器包括多个超前进位加法器，多个超前进位加法器之间采用内部超前进位级联的方式进行连接，采用自顶向下的方式、利用电子设计自动化技术完成各个模块电路的设计。通过采用基于快速全加器的方法对全数字锁相环的电路结构进行优化，拓宽了全数字锁相环电路的锁相范围，提高了锁相频率。本发明专利技术具有锁相速度快、锁定频率范围宽、功耗低等优点，将其作为锁相电路模块嵌入到不同的系统芯片中，对电子器件性能提升和半导体工艺技术发展具有重要意义。

All digital PLL and PLL control method based on fast full adder

【技术实现步骤摘要】
基于快速全加器的全数字锁相环及锁相控制方法
本专利技术涉及电子信息
，具体涉及一种应用于片上系统的基于快速全加器的全数字锁相环及锁相控制方法。
技术介绍
锁相环在通信、无线电电子学、自动控制和电力系统自动化等领域得到了极为广泛的应用，随着半导体技术突飞猛进的发展，系统芯片的出现，锁相环已成为片上系统中的一个重要功能模块。现有全数字锁相环由于电路结构不合理造成其系统工作速度慢和锁相范围窄限制其通用性，电路结构中含有多个全加器，且采用的多是普通串行进位全加器，一方面，这些全加器的数码位数较多，故其运算速度受到串行进位信号的限制，从而影响锁相系统的工作速度；另一方面，锁相环系统在输入信号频率或系统时钟信号的频率较高时，会因普通串行进位全加器的运算速度慢而造成锁相环内部全加器的输出信号出现误码，使系统无法锁定，从而使得锁相环的锁相范围较窄，故通用性不强。而对于在各个领域片上系统应用的芯片来说，提高系统的运行速度以及拓展锁相范围对系统性能将产生非常大的改善。现有全数字锁相环的锁相环内部信号的传递多是采用串行传输的，例如中国专利CN20161本文档来自技高网...

【技术保护点】
1.基于快速全加器的全数字锁相环，包括数字鉴相器模块、数字环路滤波器模块、缓冲寄存器和数控振荡器模块，所述数字鉴相器模块包括过零检测器和第一寄存器，过零检测器由一位D触发器构成，第一寄存器由一组D触发器实现；其特征是：/n所述数字环路滤波器模块包括第一快速全加器、第二寄存器和第二快速全加器；所述第一快速全加器包括第一超前进位加法器和第二超前进位加法器，第一超前进位加法器由4个四位超前进位加法器和1个四位并行进位部件CLA构成，4个四位超前进位加法器均与四位并行进位部件CLA连接，第二超前进位加法器由2个四位超前进位加法器和1个两位并行进位部件CLA构成，2个四位超前进位加法器均与1个两位并行进...

【技术特征摘要】
1.基于快速全加器的全数字锁相环，包括数字鉴相器模块、数字环路滤波器模块、缓冲寄存器和数控振荡器模块，所述数字鉴相器模块包括过零检测器和第一寄存器，过零检测器由一位D触发器构成，第一寄存器由一组D触发器实现；其特征是：
所述数字环路滤波器模块包括第一快速全加器、第二寄存器和第二快速全加器；所述第一快速全加器包括第一超前进位加法器和第二超前进位加法器，第一超前进位加法器由4个四位超前进位加法器和1个四位并行进位部件CLA构成，4个四位超前进位加法器均与四位并行进位部件CLA连接，第二超前进位加法器由2个四位超前进位加法器和1个两位并行进位部件CLA构成，2个四位超前进位加法器均与1个两位并行进位部件CLA连接，第一超前进位加法器和第二超前进位加法器连接；第二快速全加器的结构与第一快速全加器相同；
所述数控振荡器模块包括第三快速全加器和第三寄存器；所述第三快速全加器包括第三超前进位加法器和第四超前进位加法器，第三超前进位加法器由4个四位超前进位加法器和1个四位并行进位部件CLA构成，4个四位超前进位加法器均与四位并行进位部件CLA连接，第四超前进位加法器由3个四位超前进位加法器和1个三位并行进位部件CLA构成，3个四位超前进位加法器均与1个三位并行进位部件CLA连接，第三超前进位加法器和第四超前进位加法器连接；
所述数字鉴相器模块、数字环路滤波器模块、缓冲寄存器和数控振荡器模块依次连接，数控振荡器模块的输出反馈至数字鉴相器模块中作为数字鉴相器模块的输入；该基于快速全加器的全数字锁相环的具体电路结构为：
所述过零检测器具有数据信号输入端、时钟信号输入端和两个输出端，过零检测器的数据信号输入端连接系统输入信号Fin，时钟信号输入端clk连接系统时钟信号Clk，第一输出端分别与第一寄存器和缓冲寄存器的时钟信号输入端clk连接，第二输出端与第二寄存器的时钟信号输入端clk连接；第一寄存器由一组D触发器实现，其输入端D与第三寄存器的输出端Q3连接，输出端Q1分别与第一快速全加器的第一输入端H1和第二快速全加器的第一输入端L1连接；第一快速全加器的第二输入端H2与第二寄存器的输出端Q2连接，第一快速全加器的输出端S1与第二寄存器的输入端K连接；第二寄存器的输出端Q2同时与第二快速全加器的第二输入端L2连接；第二快速全加器的输出端S2与缓冲寄存器的输入端T连接；缓冲寄存器的输出端G与第三快速全加器的第一输入端B1连...

【专利技术属性】
技术研发人员：单长虹，杨檬玮，董招辉，曾玖贞，赵宇红，陈忠泽，王丽君，朱卫华，
申请(专利权)人：南华大学，
类型：发明
国别省市：湖南;43