包括多堆叠结构的半导体器件制造技术

一种半导体器件包括具有单元区域和与单元区域相邻的连接区域的衬底。下堆叠结构和上堆叠结构设置在衬底上。沟道结构设置为穿过上堆叠结构和下堆叠结构。多个下互连层中最上面的下互连层中包括的下延伸线部分和多个上互连层中最下面的上互连层中包括的上延伸线部分之间的距离小于多个下互连层中最上面的下互连层中包括的下栅电极部分与多个上互连层中最下面的上互连层中包括的上栅电极部分之间的距离。

Semiconductor devices including multi stack structure

【技术实现步骤摘要】
包括多堆叠结构的半导体器件相关申请的交叉引用本申请要求于2018年9月19日向韩国知识产权局(KIPO)递交的韩国专利申请No.10-2018-0112039的优先权，其公开内容通过引用全部合并于此。
本专利技术构思的示例实施例涉及具有多堆叠结构的半导体器件和/或形成这种半导体器件的方法。
技术介绍
使用多堆叠结构的技术已用于增加半导体器件的集成密度。可以设置沟道结构以穿过多堆叠结构。多堆叠结构可以包括彼此交替地堆叠的多个绝缘层和多个互连层。多个互连层中的每一个可以包括焊盘部分。由于竖直堆叠的多个互连层的数量的增加，形成焊盘部分的工艺变得复杂和困难。
技术实现思路
本专利技术构思的一些示例实施例涉及提供半导体器件和/或形成半导体器件的方法，半导体器件提供集成密度的提高并且具有改善的电特性。根据示例实施例，一种半导体器件可以包括：衬底，具有单元区域和与所述单元区域相邻的连接区域；包括多个下绝缘层和多个下互连层的下堆叠结构，所述多个下绝缘层和所述多个下互连层在所述衬底上彼此交替地堆叠，所述多个下互连层中的每一个包括在所述单元区域中的下栅电极部分和在所述连接区域中的下延伸线部分，所述下延伸线部分从所述下栅电极部分延伸；包括多个上绝缘层和多个上互连层的上堆叠结构，所述多个上绝缘层和所述多个上互连层在所述下堆叠结构上彼此交替地堆叠，所述多个上互连层中的每一个包括在所述单元区域中的上栅电极部分和在所述连接区域中的上延伸线部分，所述上延伸线部分从所述上栅电极部分延伸；以及穿过所述上堆叠结构和所述下堆叠结构的沟道结构。所述多个下互连层中最上面的下互连层中包括的下延伸线部分与所述多个上互连层中最下面的上互连层中包括的上延伸线部分之间的第一距离可以小于所述多个下互连层中最上面的下互连层中包括的下栅电极部分与所述多个上互连层中最下面的上互连层中包括的上栅电极部分之间的第二距离。根据示例实施例，一种半导体器件可以包括：衬底，具有单元区域和与所述单元区域相邻的连接区域；下堆叠结构，包括在所述衬底上彼此交替地堆叠的多个下绝缘层和多个下互连层，所述多个下互连层中的每一个包括在所述单元区域中的下电极部分和在所述连接区域中的下延伸线部分，所述下延伸线部分从所述下电极部分延伸；上堆叠结构，包括在所述下堆叠结构上彼此交替地堆叠的多个上绝缘层和多个上互连层，所述多个上互连层中的每一个包括在所述单元区域中的上电极部分和在所述连接区域中的上延伸线部分，所述上延伸线部分从所述上电极部分延伸；以及沟道结构，穿过所述上堆叠结构和所述下堆叠结构。所述多个下互连层中最上面的下互连层的下延伸线部分或者所述多个上互连层中最下面的上互连层的上延伸线部分中的至少一个可以包括靠近所述单元区域的第一倾斜区域。根据示例实施例，一种半导体器件可以包括：衬底，具有单元区域和与所述单元区域相邻的连接区域；在所述连接区域中的多条延伸线，所述多条延伸线顺序地堆叠在所述衬底上；在所述单元区域中的多个栅电极，所述多个栅电极顺序地堆叠在所述衬底上，所述多个栅电极分别连接到所述多条延伸线中的对应延伸线，以形成多个互连层；在所述多个互连层之间交替的多个绝缘层，所述多条延伸线中两条相邻延伸线的对之间的第一距离基本上彼此相等，并且所述多个栅电极中两个相邻栅电极的对之间的距离中的至少一个大于第一距离；以及沟道结构，穿过所述多个栅电极。根据示例实施例，一种半导体器件可以包括：衬底，具有单元区域和与所述单元区域相邻的连接区域；包括多个下绝缘层和多个下互连层的下堆叠结构，所述多个下绝缘层和所述多个下互连层在所述衬底上彼此交替地堆叠，所述多个下互连层中的每一个包括在所述单元区域中的下栅电极部分和在所述连接区域中的下延伸线部分，所述下延伸线部分从所述下栅电极部分延伸；包括多个上绝缘层和多个上互连层的上堆叠结构，所述多个上绝缘层和所述多个上互连层在所述下堆叠结构上彼此交替地堆叠，所述多个上互连层中的每一个包括在所述单元区域中的上栅电极部分和在所述连接区域中的上延伸线部分，所述上延伸线部分从所述上栅电极部分延伸；穿过所述上堆叠结构和所述下堆叠结构的沟道结构；以及在所述连接区域中的至少一个中间间隔件结构，所述中间间隔件结构包括虚设互连层，所述虚设互连层包括至少一个虚设延伸线部分，所述至少一个虚设延伸线部分在所述上堆叠结构和所述下堆叠结构之间，所述中间间隔件结构与所述多个下绝缘层或所述多个上绝缘层中的至少一个的侧表面接触，所述多个下互连层中的两个相邻下互连层的下延伸线部分之间的第一距离、所述虚设延伸线部分的厚度以及所述多个上互连层中的两个相邻上互连层的上延伸线部分之间的第二距离基本上彼此相等。附图说明图1是示出了根据本专利技术构思的示例实施例的半导体器件的截面图。图2是示出了根据本专利技术构思的示例实施例的半导体器件的平面图布局。图3至图8是图1的相应部分的局部放大图。图9至图15是示出了根据本专利技术构思的一些示例实施例的半导体器件的截面图。图16至图18和图25至图42是示出了根据本专利技术构思的示例实施例的形成半导体器件的方法的截面图。图19至图24是图18的一部分的局部视图，用于详细说明图18所示的工艺。具体实施方式尽管在示例实施例的描述中使用术语“相同”或“相等”，但是应当理解可以存在一些不精确性。因此，当一个元件被称为与另一个元件相同时，应当理解，元件或值在期望的制造或操作公差范围(例如，±10％)内与另一元件相同。当在本说明书中与数值相结合地使用术语“约”或“基本上(相等或相同)”时，意图是相关数值包括在所述数值附近的制造或操作公差(例如，±10％)。此外，当词语“一般地”和“基本上”与几何形状结合使用时，意图是不要求几何形状的精确，但是该形状的宽容度在本公开的范围内。将理解，虽然本文中可以使用术语“第一”、“第二”、“第三”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语限制。这些术语仅用于将一个元件、组件、区域、层或部分与另一个区域、层或部分加以区分。因此，在不脱离示例实施例的教义的前提下，以下提到的第一元件、组件、区域、层或部分也可以称作第二元件、组件、区域、层或部分。图1是示出了根据本专利技术构思的示例实施例的半导体器件的截面图。图2是示出了根据本专利技术构思的示例实施例的半导体器件的平面图布局。图1可以是沿图2的线I-I’截取的截面图。图3至图8是图1的相应部分的局部放大图。根据本专利技术构思的一些示例实施例的半导体器件可以包括非易失性存储器(例如，竖直NAND(VNAND)或三维(3D)闪存)。根据本专利技术构思的一些示例实施例的半导体器件可以采用外围上单元(COP)结构。参考图1，根据示例实施例的半导体器件可以包括衬底21、器件隔离层23、多个晶体管25、第一绝缘层27、多个外围电路互连29、下掩埋导电层31、第二绝缘层32、中间掩埋导电层33、源极模层34、替换导线35、支撑板37、第三绝缘层38、第四绝缘层41、第五绝缘层43、下堆叠本文档来自技高网...

【技术保护点】
1.一种半导体器件，包括：/n衬底，具有单元区域和与所述单元区域相邻的连接区域；/n包括多个下绝缘层和多个下互连层的下堆叠结构，所述多个下绝缘层和所述多个下互连层在所述衬底上彼此交替地堆叠，所述多个下互连层中的每一个包括：/n在所述单元区域中的下栅电极部分，和/n在所述连接区域中的下延伸线部分，所述下延伸线部分从所述下栅电极部分延伸；/n包括多个上绝缘层和多个上互连层的上堆叠结构，所述多个上绝缘层和所述多个上互连层在所述下堆叠结构上彼此交替地堆叠，所述多个上互连层中的每一个包括：/n在所述单元区域中的上栅电极部分，和/n在所述连接区域中的上延伸线部分，所述上延伸线部分从所述上栅电极部分延伸，所述多个下互连层中最上面的下互连层中包括的下延伸线部分与所述多个上互连层中最下面的上互连层中包括的上延伸线部分之间的第一距离小于所述多个下互连层中最上面的下互连层中包括的下栅电极部分与所述多个上互连层中最下面的上互连层中包括的上栅电极部分之间的第二距离；以及/n穿过所述上堆叠结构和所述下堆叠结构的沟道结构。/n

【技术特征摘要】
20180919 KR 10-2018-01120391.一种半导体器件，包括：
衬底，具有单元区域和与所述单元区域相邻的连接区域；
包括多个下绝缘层和多个下互连层的下堆叠结构，所述多个下绝缘层和所述多个下互连层在所述衬底上彼此交替地堆叠，所述多个下互连层中的每一个包括：
在所述单元区域中的下栅电极部分，和
在所述连接区域中的下延伸线部分，所述下延伸线部分从所述下栅电极部分延伸；
包括多个上绝缘层和多个上互连层的上堆叠结构，所述多个上绝缘层和所述多个上互连层在所述下堆叠结构上彼此交替地堆叠，所述多个上互连层中的每一个包括：
在所述单元区域中的上栅电极部分，和
在所述连接区域中的上延伸线部分，所述上延伸线部分从所述上栅电极部分延伸，所述多个下互连层中最上面的下互连层中包括的下延伸线部分与所述多个上互连层中最下面的上互连层中包括的上延伸线部分之间的第一距离小于所述多个下互连层中最上面的下互连层中包括的下栅电极部分与所述多个上互连层中最下面的上互连层中包括的上栅电极部分之间的第二距离；以及
穿过所述上堆叠结构和所述下堆叠结构的沟道结构。


2.根据权利要求1所述的半导体器件，其中，所述第一距离、所述多个下互连层中的两个相邻下互连层的下延伸线部分之间的第三距离、以及所述多个上互连层中的两个相邻上互连层的上延伸线部分之间的第四距离彼此相等。


3.根据权利要求1所述的半导体器件，其中，
所述多个上互连层中的两个相邻上互连层的上栅电极部分之间的第三距离等于所述多个下互连层中的两个相邻下互连层的下栅电极部分之间的第四距离，并且
所述第二距离大于所述第四距离。


4.根据权利要求1所述的半导体器件，其中，所述多个下互连层中最上面的下互连层中包括的下延伸线部分与所述多个上绝缘层中最下面的上绝缘层直接接触。


5.根据权利要求1所述的半导体器件，其中，
所述下延伸线部分的底表面与所述下栅电极部分的底表面基本平行，所述下栅电极部分的底表面连接到所述下延伸线部分，并且
所述上延伸线部分的底表面低于所述上栅电极部分的底表面，所述上栅电极部分的底表面连接到所述上延伸线部分。


6.根据权利要求1所述的半导体器件，其中，
所述多个下绝缘层中最上面的下绝缘层位于所述多个下互连层中最上面的下互连层的下栅电极部分和所述多个上互连层中最下面的上互连层的上栅电极部分之间，并且
所述多个下绝缘层中最上面的下绝缘层的厚度大于所述多个下互连层中的两个相邻下互连层的下延伸线部分之间的第三距离。


7.根据权利要求1所述的半导体器件，其中，所述多个上绝缘层中最下面的上绝缘层包括：
在所述多个下互连层中最上面的下互连层的下栅电极部分与所述多个上互连层中最下面的上互连层的上栅电极部分之间的第一部分；以及
包括第一子部分和第二子部分的第二部分，所述第一子部分在所述第一部分上，所述第二子部分连接到所述第一子部分并延伸到所述连接区域中，所述第一部分不在所述第二子部分下方。


8.根据权利要求7所述的半导体器件，其中，所述第二部分的厚度等于所述多个下互连层中的两个相邻下互连层的下延伸线部分之间的距离。


9.根据权利要求1所述的半导体器件，还包括：
在所述连接区域中的下间隔件，所述下间隔件在所述下堆叠结构与所述衬底之间。


10.根据权利要求9所述的半导体器件，其中，所述下间隔件具有倾斜侧表面，所述倾斜侧表面与所述单元区域和所述连接区域之间的边界相邻。


11.根据权利要求10所述的半导体器件，其中，穿过所述下间隔件的所述倾斜侧表面的上端和下端的直线相对于与所述衬底的表面平行的水平线形成60°或更小的倾斜角。


12.根据权利要求9所述的半导体器件，其中，
所述下延伸线部分包括与所述下间隔件竖直重叠的子部分，并且
所述下延伸线部分的底表面高于连接到所述下延伸线部分的所述下栅电极部分的底表面。


13.根据权利要求12所述的半导体器件，其中，所述上延伸线部分的底表面低于连接到所述上延伸线部分的所述上栅电极部分的底表面。


14.根据权利要求12...

【专利技术属性】
技术研发人员：白石千，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR