用于执行具有多位输入矢量的矩阵计算的多级单元(MLC)非易失性(NV)存储器(NVM)矩阵电路制造技术

公开了用于执行具有多位输入矢量的矩阵计算的多级单元(MLC)非易失性(NV)存储器(NVM)矩阵电路。MLC NVM矩阵电路包括多个NVM存储串电路，每个NVM存储串电路包括多个MLC NVM存储电路，每个MLC NVM存储电路包括多个NVM位单元电路，每个NVM位单元电路被配置为存储1位存储器状态。因此，每个MLC NVM存储电路根据其相应NVM位单元电路的存储器状态来存储多位存储器状态。每个NVM位单元电路包括晶体管，该晶体管的栅极节点被耦合到被配置为接收输入矢量的多个字线中的字线。MLC NVM存储电路中的给定NVM位单元电路的栅极节点的激活控制其电阻是否对耦合到相应源极线的MLC NVM存储电路的总电阻做出贡献。

A multilevel cell (MLC) nonvolatile (NV) memory (NVM) matrix circuit for matrix computation with multiple input vectors

【技术实现步骤摘要】
【国外来华专利技术】用于执行具有多位输入矢量的矩阵计算的多级单元(MLC)非易失性(NV)存储器(NVM)矩阵电路优先权申请本申请要求于2017年11月20日提交的题为“MULTIPLE(MULTI-)LEVELCELL(MLC)NON-VOLATILE(NV)MEMORY(NVM)MATRIXCIRCUITSFORPERFORMINGMATRIXCOMPUTATIONSWITHMULTI-BITINPUTVECTORS”的美国专利申请序列号15/817,474的优先权，该申请要求于2017年7月13日提交的题为“MULTI-LEVELCELL(MLC)MATRIXMEMORYCIRCUITSEMPLOYINGNON-VOLATILE(NV)MLCMEMORYCIRCUITSFORPERFORMINGMATRIXCOMPUTATIONS”的美国临时专利申请序列号62/531,924的优先权，这些申请的内容通过引用整体合并于此。相关申请本申请涉及于2017年7月13日提交的题为“MATRIXMEMORYCIRCUITSEMPLOYINGNON-VOLATILE(NV)MEMORYCIRCUITSFORPERFORMINGMATRIXCOMPUTATIONS”的美国临时专利申请序列号62/531,921，其通过引用整体合并于此。本申请还涉及于2017年11月20日提交的题为“NON-VOLATILE(NV)MEMORY(NVM)MATRIXCIRCUITSEMPLOYINGNVMMATRIXCIRCUITSFORPERFORMINGMATRIXCOMPUTATIONS”的美国专利申请序列号15/817,441，其通过引用整体合并于此。
本公开的技术总体上涉及生物网络的计算机化，并且更具体地涉及突触网络的电路网络实现，以提供具有人工智能(AI)学习的矩阵乘法。
技术介绍
生物网络是适用于生物系统的网络。例如，人类的生物循环系统具有通过血管将血液泵送和引导到身体、肺部和心脏的功能。细胞内生物网络的网络表示通常将细胞内的分子成分视为节点，并且将其直接或间接相互作用视为链路。对生物网络的认识已经激发了各种神经形态计算系统的发展，这些系统的架构反映神经系统的一般组织原理，以力图部分地再现生物计算在某些问题中表现出的巨大的效率优势。这些神经形态系统被组织为具有可配置的突触连接的兴奋性和抑制性突触神经元(即，神经细胞，其是传递神经冲动的特殊细胞)。突触可塑性在允许神经网络学习并且适应各种输入环境中起着至关重要的作用。因此，在计算机网络中实现的神经形态系统需要在电路中实现塑性突触，以获取诸如学习等基本“认知”能力。在生物神经网络中，突触在数量上超出神经元几个数量级。在神经形态电子电路中再现这些生物学特征提出了缩放问题，因为每个神经元集成成千上万的专用突触电路对于需要大量神经元的电路系统可能很快变得不可行。传统上，计算机网络中的缩放问题是通过将突触视为简单的线性元件并且将来自很多前突触源的尖峰时分复用到同一线性电路上，或者通过将它们视为可以外部设置为打开或关闭的、没有学习能力的基本二进制元件来解决的。然而，真实的突触表现出非线性现象，如依赖于尖峰时间的可塑性(STDP)，STDP基于前突触和后突触神经元的活动来调节单个突触的权重。通过可塑性调节突触权重已经显图示极大地增加了神经网络可以执行的计算范围。捕获模拟神经形态硬件中的真实突触的可塑性属性需要针对每个突触使用不同的物理电路/元件。在常规的互补金属氧化物半导体(CMOS)电路技术中，这可能导致可扩展性受到限制。纯CMOS技术中的可扩展性问题的一些潜在的解决方案包括使用超大型集成结构或采用深亚微米技术。例如，STDP规则的微芯片CMOS电路实现可以导致每个塑料突触大约三十(30)个晶体管，并且因此可能导致其硬件实现成本高昂。总的来说，人们普遍认为STDP在常规CMOS微芯片中实现起来非常昂贵。但是，如果人们诉诸可以再现真实突触的可塑性属性的紧凑型纳米级电路元件，则可扩展性限制可以大大放宽。这些元件的一个潜在候选是忆阻器。忆阻器是一种行为有点像带有存储器的非线性电阻器的元件。在神经形态社区中，忆阻器被视为突触实现的理想器件，因为它们在一个器件中结合了三(3)个关键功能。忆阻器是与电荷和磁通链相关的非线性的无源的两端电子器件。忆阻器的电阻不是恒定的，而是取决于先前流过该器件的电流的历史。也就是说，它的当前电阻取决于过去有多少电荷沿什么方向流过它。因此，忆阻器器件会记住其历史，这被称为其非易失性属性。当忆阻器的电源关闭时，忆阻器会记住其最近的电阻，直到再次开启。忆阻器可以实现生物学上逼真的突触权重更新(即，学习)，可以进行长期的多值权重存储，还可以将加权的前突触活动传送给后突触侧，从而大大放宽了可扩展性限制。如果在混合CMOS/忆阻器实现中使用适当的外围信号调节神经元，则STDP可以利用每个突触仅一(1)个忆阻器来实现。通常，通过将特定波形施加到忆阻器的两(2)个端子来诱发这些忆阻器突触的可塑性，其中该波形分别对应于后突触脉冲。跨忆阻器的波形的相关性又实现了类STDP的可塑性，其形式为由所施加的波形定义的STDP曲线。通常选择基于基本STDP机制的可塑性的硬件和软件模型，主要是因为它们的简单性。在这点上，图1A图示了作为交叉网络的矩阵网络电路100，其包括用于STDP学习的忆阻器和CMOS电路神经元的互连方式。矩阵网络电路100包括第一电阻随机存取存储器(RRAM)交叉网络102A和第二RRAM交叉网络102B。第一RRAM交叉网络102A和第二RRAM交叉网络102B中的每个在相应突触接合点106A、106B处包括相应忆阻器104A、104B，每个突触接合点表示单独的突触。CMOS缓冲门108A、108B、108C表示三(3)层神经元，被称为CMOS电路神经元108A、108B、108C。图1B图示了通过控制第一RRAM交叉网络102A和第二RRAM交叉网络102B而形成的用于后突触CMOS电路神经元108的突触连接。CMOS电路神经元108的平坦侧是其输入节点110(即，树突)，而CMOS电路神经元108的尖锐侧是其输出节点112(即，轴突)。CMOS电路神经元108控制其输入节点110处的电压Vpost和其输出节点112处的电压Vpre。当CMOS电路神经元108不产生尖峰时，它在输入节点110和输出节点112两者处施加恒定电压，同时通过其输入节点110收集来自忆阻器104A、104B的输入突触尖峰电流I1、I2的总和，这有助于改变神经元内部状态。当CMOS电路神经元108产生尖峰时，它会在输入和输出节点110、112处设置单尖峰波形。以这种方式，CMOS电路神经元108将其输出尖峰作为前突触尖峰向前发送到目的地突触忆阻器，但是也作为后突触尖峰向后发送到先前的突触忆阻器。采用忆阻器网络来提供突触的神经网络也可以用于需要加权矩阵乘法计算的其他应用中，例如卷积。例如，图2A图示了具有前神经元电路204(1)-204(m)的前神经元层202和后神经元电路本文档来自技高网...

【技术保护点】
1.一种多级单元MLC非易失性NV存储器NVM矩阵电路，包括：/n多个字线，被配置为接收由所述多个字线中的每个字线上的输入电压表示的多位输入矢量；/n多个位线，所述多个位线中的每个位线被配置为接收对应的线电压；/n多个源极线；以及/n多个NVM存储串电路，所述多个NVM存储串电路中的每个NVM存储串电路被配置为电耦合在所述多个位线中的对应位线与所述多个源极线中的对应源极线之间，所述多个源极线中的每个源极线包括多个MLC NVM存储电路；以及/n所述多个MLC NVM存储电路中的每个MLC NVM存储电路包括多个NVM位单元电路，所述多个NVM位单元电路中的每个NVM位单元电路被配置为存储对应的所述MLC NVM存储电路的相应存储器状态；/n相应MLC NVM存储电路中的所述多个NVM位单元电路中的每个NVM位单元电路具有表示存储的存储器状态的电阻，并且包括：/n栅极节点，耦合到所述多个字线中的对应字线；以及/n每个NVM位单元电路被配置为响应于施加到耦合到所述栅极节点的所述对应字线的所述输入电压而将所述NVM位单元电路的电阻耦合到所述多个源极线中耦合到所述NVM位单元电路的相应MLC NVM存储电路的源极线。/n...

【技术特征摘要】
【国外来华专利技术】20170713 US 62/531,924;20171120 US 15/817,4741.一种多级单元MLC非易失性NV存储器NVM矩阵电路，包括：
多个字线，被配置为接收由所述多个字线中的每个字线上的输入电压表示的多位输入矢量；
多个位线，所述多个位线中的每个位线被配置为接收对应的线电压；
多个源极线；以及
多个NVM存储串电路，所述多个NVM存储串电路中的每个NVM存储串电路被配置为电耦合在所述多个位线中的对应位线与所述多个源极线中的对应源极线之间，所述多个源极线中的每个源极线包括多个MLCNVM存储电路；以及
所述多个MLCNVM存储电路中的每个MLCNVM存储电路包括多个NVM位单元电路，所述多个NVM位单元电路中的每个NVM位单元电路被配置为存储对应的所述MLCNVM存储电路的相应存储器状态；
相应MLCNVM存储电路中的所述多个NVM位单元电路中的每个NVM位单元电路具有表示存储的存储器状态的电阻，并且包括：
栅极节点，耦合到所述多个字线中的对应字线；以及
每个NVM位单元电路被配置为响应于施加到耦合到所述栅极节点的所述对应字线的所述输入电压而将所述NVM位单元电路的电阻耦合到所述多个源极线中耦合到所述NVM位单元电路的相应MLCNVM存储电路的源极线。


2.根据权利要求1所述的MLCNVM矩阵电路，其中所述多个字线均没有交叉连接到所述多个位线中的任何位线。


3.根据权利要求1所述的MLCNVM矩阵电路，其中相应NVM存储串电路的每个MLCNVM存储电路的所述电阻耦合到相应源极线以形成多位数据矢量。


4.根据权利要求1所述的MLCNVM矩阵电路，还包括多个存取晶体管，所述多个存取晶体管中的每个存取晶体管耦合到所述多个位线中的对应位线和所述多个NVM存储串电路中耦合到与所述位线相对应的所述源极线的对应NVM存储串电路；
所述多个存取晶体管中的每个存取晶体管包括耦合到存取线的访问栅极节点；以及
所述多个存取晶体管中的每个存取晶体管被配置为响应于施加到所述存取栅极节点的存取电压而将所述对应位线电耦合到所述对应NVM存储串电路。


5.根据权利要求4所述的MLCNVM矩阵电路，还包括多个第二存取晶体管，所述多个第二存取晶体管中的每个第二存取晶体管耦合到所述多个源极线中的对应源极线和所述多个NVM存储串电路中的对应NVM存储串电路；
所述多个第二存取晶体管中的每个第二存取晶体管包括耦合到第二存取线的第二存取栅极节点；以及
所述多个第二存取晶体管中的每个第二存取晶体管被配置为响应于施加到所述第二存取栅极节点的所述输入电压而将所述对应源极线电耦合到所述对应NVM存储串电路。


6.根据权利要求1所述的MLCNVM矩阵电路，其中所述多个MLCNVM存储电路中的每个MLCNVM存储电路中的所述多个NVM位单元电路中的每个NVM位单元电路还包括被配置为响应于施加到耦合到所述栅极节点的所述对应字线的所述输入电压而电耦合到所述源极线以将每个NVM位单元电路的所述电阻耦合到所述源极线的半导体沟道。


7.根据权利要求1所述的MLCNVM矩阵电路，其中所述多个NVM存储串电路中的NVM存储串电路被配置为：响应于读取激活电压被施加到相应多个MLCNVM存储电路中的所述多个NVM位单元电路中的每个NVM位单元电路的所述栅极节点，基于施加到耦合到所述NVM存储串电路的所述位线的所述线电压和由所述NVM存储串电路的所述多个MLCNVM存储电路中的每个MLCNVM存储电路施加的所述电阻，生成流过所述多个源极线中耦合到所述NVM存储串电路的源极线流向相应输出节点的相应电流。


8.根据权利要求7所述的MLCNVM矩阵电路，其中流过所述源极线的电流的幅度表示耦合到所述源极线的所述MLCNVM存储电路的数据矢量与所述多位输入矢量的点积乘法。


9.根据权利要求1所述的MLCNVM矩阵电路，其中所述多个NVM存储串电路中的每个NVM存储串电路被配置为：响应于读取激活电压被施加到相应多个MLCNVM存储电路中的所述多个NVM位单元电路中的每个NVM位单元电路的所述栅极节点，基于施加到耦合到所述NVM存储串电路的所述位线的所述线电压和由所述NVM存储串电路的所述多个MLCNVM存储电路中的每个MLCNVM存储电路施加的所述电阻，生成流过所述多个源极线中耦合到所述NVM存储串电路的源极线流向相应输出节点的相应电流。


10.根据权利要求7所述的MLCNVM矩阵电路，其中流过所述多个源极线的多个电流中的每个相应电流的幅度表示耦合到所述相应源极线的所述相应MLCNVM存储电路的数据矢量与所述多位输入矢量的点积乘法。


11.根据权利要求1所述的MLCNVM矩阵电路，其中所述多个NVM存储串电路中的NVM存储串电路中的一个或多个MLCNVM存储电路被配置为基于施加到所述相应MLCNVM存储电路的所述多个NVM位单元电路中的每个NVM位单元电路的所述栅极节点的写入激活电压来写入多位存储器状态。


12.根据权利要求11所述的MLCNVM矩阵电路，其中所述多个NVM存储串电路中的NVM存储串电路中的所述一个或多个MLCNVM存储电路还被配置为响应于读取激活电压与施加到未被写入的所述多个MLCNVM存储电路中的多个MLCNVM存储电路的所述多个NVM位单元电路的每个NVM位单元电路的所述栅极节点的所述写入激活电压不同而写入所述多位存储器状态。


13.根据权利要求1所述的MLCNVM矩阵电路，其中所述多个NVM存储串电路每个包括多个NANDMLCNVM存储电路，所述多个NANDMLCNVM存储电路中的每个NANDMLCNVM存储电路包括多个NANDNVM位单元电路，所述多个NANDMLCNVM存储电路中的每个NANDMLCNVM存储电路被配置为响应于施加到所述多个NANDNVM位单元电路中所述NANDMLCNVM存储电路的相应NANDNVM位单元电路的所述栅极节点的所述输入电压而将所述NANDMLCNVM存储电路的电阻串联耦合在所述多个源极线中的源极线上。


14.根据权利要求13所述的MLCNVM矩阵电路，其中所述多个NVM存储串电路中的相应NVM存储串电路中的每个MLCNVM存储电路包括耦合到相邻的MLCNVM存储电路的漏极节点的源极节点。


15.根据权利要求13所述的MLCNVM矩阵电路，其中每个NANDMLCNVM存储电路由以下各项组成的组组成：NANDMLCNVM闪存存储电路；以及NANDMLCNVM铁电Fe场效应晶体管FETFeFET存储电路。


16.根据权利要求1所述的MLCNVM矩阵电路，其中所述多个NVM存储串电路每个包括多个ANDMLCNVM存储电路，所述多个ANDMLCNVM存储电路中的每个ANDMLCNVM存储电路包括多个ANDNVM位单元电路，所述多个ANDMLCNVM存储电路中的每个ANDMLCNVM存储电路被配置为响应于施加到所述多个ANDNVM位单元电路中所述ANDMLCNVM存储电路的相应ANDNVM位单元电路的所述栅极节点的所述输入电压而将所述ANDMLCNVM存储电路的电阻并联耦合在所述ANDMLCNVM存储电路的对应位线与所述ANDMLCNVM存储电路的对应源极线之间。


17.根据权利要求15所述的MLCNVM矩阵电路，其中所述多个NVM存储串电路中的相应NVM存储串电路中的每个MLCNVM存储电路包括：耦合到耦合到所述多个位线中的位线的相邻的MLCNVM存储电路的漏极节点的源极节点，并且所述漏极节点耦合到耦合到所述NVM存储串电路的所述源极线。


18.根据权利要求16所述的MLCNVM矩阵电路，其中每个ANDMLCNVM存储电路由以下各项组成的组组成：ANDMLCNVM闪存存储电路；ANDMLCNVMFeFET存储电路；ANDMLCNVM磁阻随机存取存储器MRAMNVM存储电路；以及ANDMLCNVM电阻随机存取存储器RRAM存储电路。


19.根据权利要求1所述的MLCNVM矩阵电路，其中所述多个NVM存储串电路每个包括多个NORMLCNVM存储电路，所述多个NORMLCNVM存储电路中的每个NORMLCNVM存储电路包括多个NORNVM位单元电路，所述多个NORMLCNVM存储电路中的每个NORMLCNVM存储电路被配置为响应于施加到所述多个NORNVM位单元电路中所述N...

【专利技术属性】
技术研发人员：李夏，康相赫，WC·陈，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：美国;US