用于对准高数据速率时钟和数据恢复解串器的采样实例的系统技术方案

串行数据传输使用不断增加的传输速率。通过使用并行处理串行输入数据的多个独立采样器块，可以增加时间和数据恢复(CDR)解串器的数据传输速率。为此目的，来自各个独立块的时钟输出信号首先使用较低速度的时钟以适当的顺序相互对准，并且随后彼此偏移，使得各种采样器块的采样实例被交错。在对准时钟输出信号之后比较对应于公共输入数据并且由各种采样器件输出的数字化数据字，以校正多个采样器块之间的附加定时未对准。在时钟输出信号对准之后，数字化数据字仅需要一次或最多不对准，因为附加的定时未对准主要是由于随时间基本上不变的路径延迟引起的。

A system for sampling instances of clock and data recovery deserializer with high data rate

【技术实现步骤摘要】
【国外来华专利技术】用于对准高数据速率时钟和数据恢复解串器的采样实例的系统
本技术描述了一种通过使用多个独立的采样器块来提高串行链路接收器中的高速率时间和数据恢复解串器(CDR/解串器)的数据传输速率的方法。多组采样时钟以适当的顺序对准，以便以每个采样器的采样时钟频率的倍数生成采样。
技术介绍
以数据速率FDATA接收的高速数据由一组采样器在串行链路接收器中采样，然后这些样本通常被发送到数字部分，该数字部分将这些样本解释为“数据”样本(D)，然后是“边缘”样本(E)。例如，如果数据速率FDATA与采样时钟频率FSCLK匹配，则可以通过在FSCLK的上升沿采样一个采样而在FSCLK的下降沿采集另一个采样来获取每个数据单位间隔(UI)的两个采样(或者，可选择地，在上升的边缘)。这些D和E样本可以由延迟锁定环(DLL)使用，以选择适当的采样相位并跟踪随机移位输入数据的抖动。使用FSCLK＝FDATA的设置称为“全速率”模式，因为采样时钟(使用FSCLK和两者的边缘)与数据速率“完全”匹配。随着输入数据速率增加，由于难以设计可在这些较高频率下操作的采样器块本文档来自技高网...

【技术保护点】
1.一种用于对准高数据速率时钟和数据恢复解串器的采样实例的系统，其特征在于该系统包括：/n第一采样器块和第二采样器块，并行操作并接收公共串行输入数据，其中每个采样器块包括接收参考时钟信号并产生相应的采样时钟相位的相位插值器；/n以及延迟锁定环DLL块，产生同步时钟输出信号和对应于接收的公共串行输入数据的并行数据字；/n其中，所述第二采样器块的相位插值器改变第二采样时钟相位相对于第一采样时钟相位的延迟，以作为所述延迟的函数来确定相应的同步时钟输出信号相对于彼此对准的对准点。/n

【技术特征摘要】
【国外来华专利技术】20161007 US 15/287,8121.一种用于对准高数据速率时钟和数据恢复解串器的采样实例的系统，其特征在于该系统包括：
第一采样器块和第二采样器块，并行操作并接收公共串行输入数据，其中每个采样器块包括接收参考时钟信号并产生相应的采样时钟相位的相位插值器；
以及延迟锁定环DLL块，产生同步时钟输出信号和对应于接收的公共串行输入数据的并行数据字；
其中，所述第二采样器块的相位插值器改变第二采样时钟相位相对于第一采样时钟相位的延迟，以作为所述延迟的函数来确定相应的同步时钟输出信号相对于彼此对准的对准点。


2.根据权利要求1所述的系统，其中，所述第二采样器块的相位插值器通过在所述第二采样器块的相位插值器中添加的固定数量的相位步长将对准的第一时钟输出信号和第二时钟输出信号彼此偏移，以在时间上交错所述第一采样器块和第二采样器块的采样实例。


3.根据权利要求1所述的系统，其中：
每个采样器块包括分频器，所述分频器抽取所述参考时钟信号以在DLL块中以抽取的频率产生相应的时钟输出信号；以及
所述对准点基于抽取的第一时钟输出信号和抽取的第二时钟输出信号来确定。


4.根据权利要求3所述的系统，其...

【专利技术属性】
技术研发人员：R·谢尔，R·D·毕晓普，
申请(专利权)人：美国亚德诺半导体公司，
类型：新型
国别省市：美国;US