双倍数据率存储器制造技术

本发明专利技术涉及一种双倍数据率存储器，包括电路板、金手指连接接口、至少十六个第一集成电路芯片、至少十六个第二集成电路芯片、第一只读存储器及第二只读存储器。电路板具有第一表面、第二表面、第一区域及第二区域。金手指连接接口设置于第一区域且具有多个接脚。第一集成电路芯片设置于第一表面。第二集成电路芯片设置于第二表面。多个接脚中的十个接脚与第二只读存储器及设置于第二区域的第一及第二集成电路芯片电性连接，以使设置于第二区域的第一及第二集成电路芯片运行。借此可使至少32个集成电路芯片在单一存储器有效运行。

Double data rate memory

【技术实现步骤摘要】
双倍数据率存储器
本专利技术涉及一种存储器，特别涉及一种双倍数据率存储器。
技术介绍
有鉴于目前市场上各家主机板厂商，所推出的主机板产品逐渐朝向高规格、高效能、低成本的方向设计，因此缩小主机板的尺寸已成为目前主机板市场上的潮流与趋势。其中，许多较新推出的主机板更是由配置四个存储器模块插槽，转而缩减为配置两个存储器模块插槽的设计，并已成为主流产品。请参阅图1，其是显示现有存储器的结构前视图。如图1所示，现今常见的现有存储器1是于电路板10上设置有8个集成电路芯片(ICChip)11，甚至于两面皆设置有各8个集成电路芯片11而使得集成电路芯片11的总数量来到十六个，亦即所谓的双面存储器。因应上述主流主机板皆改为配置两个存储器模块插槽，受限于现在的技术瓶颈，单一存储器模块插槽所能运用的集成电路芯片11的最大数量仍受限于十六个，在旧有的存储器规格定义下几乎不可能再进一步扩充，与现有配置四个存储器模块插槽的主机板所能运用的集成电路芯片数量仍有至少一倍的差距。故此，如何发展一种能在单一存储器上设置更多集成电路芯片，同时又符合原插槽规格及规范的双倍数据率存储器，实为目前尚待解决的问题。
技术实现思路
本专利技术的主要目的为提供一种双倍数据率存储器，从而解决并改善前述现有技术的问题与缺点。本专利技术的另一目的为提供一种双倍数据率存储器，通过配置至少三十二个集成电路芯片以及至少两个只读存储器，并将旧有JEDEC定义的DDR标准接脚(引脚)变更为本专利技术所采用至少双倍容量的接脚定义，作为弥补旧有双倍数据率同步动态随机存取存储器(DDRSDRAM)规格上先天不足的解决方案，可达到使至少三十二个集成电路芯片在单一双倍数据率同步动态随机存取存储器上有效运行的技术效果。为达上述目的，本专利技术的一优选实施方式为提供一种双倍数据率存储器，包括：一电路板，具有一第一表面及一第二表面，且该电路板是具有一第一区域及一第二区域；一金手指连接接口，设置于该第一区域的一第一侧边并同时设置于该第一表面及该第二表面，且该金手指连接接口具有多个接脚；至少十六个第一集成电路芯片，设置于该第一表面，其中部分的该第一集成电路芯片是设置于该第一区域，且剩余的该第一集成电路芯片是设置于该第二区域；至少十六个第二集成电路芯片，设置于该第二表面，其中部分的该第二集成电路芯片是设置于该第一区域，且剩余的该第二集成电路芯片是设置于该第二区域；一第一只读存储器，与设置于该第一区域的所述第一集成电路芯片及设置于该第一区域的所述第二集成电路芯片相连接；一第二只读存储器，与设置于该第二区域的所述第一集成电路芯片及设置于该第二区域的所述第二集成电路芯片相连接；其中，该第一区域更具有一第二侧边，该第二侧边与该第一侧边是相对设置于该第一区域的二相对侧，该第二区域是相邻设置于该第二侧边，且该多个接脚中的十个该接脚是与该第二只读存储器以及设置于该第二区域的所述第一集成电路芯片及所述第二集成电路芯片电性连接，以使设置于该第二区域的所述第一集成电路芯片及所述第二集成电路芯片运行。在一些实施例中，该第一只读存储器是设置于该第一表面，且该第二只读存储器是设置于该第一表面。在一些实施例中，该第一只读存储器是设置于该第一区域，且该第二只读存储器是设置于该第二区域。在一些实施例中，该第一只读存储器及该第二只读存储器为电子可抹除式可编程只读存储器。在一些实施例中，该至少十六个第一集成电路芯片中，一半的该第一集成电路芯片是设置于该第一区域，另一半的该第一集成电路芯片是设置于该第二区域，且该至少十六个第二集成电路芯片中，一半的该第二集成电路芯片是设置于该第一区域，另一半的该第二集成电路芯片是设置于该第二区域。进一步地，每一个该第一集成电路芯片是与该至少十六个第二集成电路芯片中的一个该第二集成电路芯片对称设置于该电路板。在一些实施例中，该多个接脚的数量为288个。其中，与该第二只读存储器以及设置于该第二区域的所述第一集成电路芯片及所述第二集成电路芯片电性连接的该多个接脚中的十个该接脚的定义包括两个时钟使能信号脚位、两个正边差分时钟输入信号脚位、两个负边差分时钟输入信号脚位、两个芯片选择信号脚位以及两个内存颗粒终端信号脚位。具体而言，该两个时钟使能信号脚位于该288个接脚中的编号为第49号及第194号，该两个正边差分时钟输入信号脚位于该288个接脚中的编号为第56号及第54号，该两个负边差分时钟输入信号脚位于该288个接脚中的编号为第201号及第199号，该两个芯片选择信号脚位于该288个接脚中的编号为第227号及第235号，且该两个内存颗粒终端信号脚位于该288个接脚中的编号为第230号及第237号。在一些实施例中，该双倍数据率存储器为一第四代双倍数据率同步动态随机存取存储器，且该第四代双倍数据率同步动态随机存取存储器不包括暂存缓冲集成电路。为达上述目的，本专利技术的另一优选实施方式为提供一种双倍数据率存储器，包括：一电路板；一金手指连接接口，设置于该电路板，且该金手指连接接口具有多个接脚；多个集成电路芯片，设置于该电路板的一第一表面，其中该多个集成电路芯片的数量为2n个，且n大于或等于4；以及多个只读存储器，设置于该电路板，且每一个该只读存储器是与十六个该集成电路芯片相连接，其中该多个只读存储器的数量为2n-4个；其中，该多个接脚中的x个接脚是与该多个只读存储器及该多个集成电路芯片相连接，以使该多个只读存储器及该多个集成电路芯片运行，其中x＝10(2n-4)。在一些实施例中，该x个接脚中的每一个接脚的定义为时钟使能信号脚位、正边差分时钟输入信号脚位、负边差分时钟输入信号脚位、芯片选择信号脚位或内存颗粒终端信号脚位。在一些实施例中，该双倍数据率存储器为一第四代双倍数据率同步动态随机存取存储器，且该第四代双倍数据率同步动态随机存取存储器不包括暂存缓冲集成电路。附图说明图1是显示现有存储器的结构前视图。图2是显示本专利技术优选实施例的双倍数据率存储器的前视示意图。图3是显示图2所示的双倍数据率存储器的后视示意图。图4是显示本专利技术优选实施例的双倍数据率存储器的结构示意图。图5是显示图4所示的双倍数据率存储器的架构方框图。图6是显示本专利技术另一优选实施例的双倍数据率存储器的结构示意图。图7是显示图6所示的双倍数据率存储器的架构方框图。其中，附图标记说明如下：1：现有存储器10：电路板11：集成电路芯片2：双倍数据率存储器20：电路板201：第一区域2011：第一侧边2012：第二侧边202：第二区域21：金手指连接接口22：第一集成电路芯片23：第二集成电路芯片24：第一只读存储器25：第二只读存储器3：双倍数据率存储器30：电路板31：金手指连接接口32：第一集成电路芯片33：第二集成电路芯片34本文档来自技高网...

【技术保护点】
1.一种双倍数据率存储器，包括：/n一电路板，具有一第一表面及一第二表面，且该电路板是具有一第一区域及一第二区域；/n一金手指连接接口，设置于该第一区域的一第一侧边并同时设置于该第一表面及该第二表面，且该金手指连接接口具有多个接脚；/n至少十六个第一集成电路芯片，设置于该第一表面，其中部分的该第一集成电路芯片是设置于该第一区域，且剩余的该第一集成电路芯片是设置于该第二区域；/n至少十六个第二集成电路芯片，设置于该第二表面，其中部分的该第二集成电路芯片是设置于该第一区域，且剩余的该第二集成电路芯片是设置于该第二区域；/n一第一只读存储器，与设置于该第一区域的所述第一集成电路芯片及设置于该第一区域的所述第二集成电路芯片相连接；/n一第二只读存储器，与设置于该第二区域的所述第一集成电路芯片及设置于该第二区域的所述第二集成电路芯片相连接；/n其中，该第一区域更具有一第二侧边，该第二侧边与该第一侧边是相对设置于该第一区域的二相对侧，该第二区域是相邻设置于该第二侧边，且该多个接脚中的十个该接脚是与该第二只读存储器以及设置于该第二区域的所述第一集成电路芯片及所述第二集成电路芯片电性连接，以使设置于该第二区域的所述第一集成电路芯片及所述第二集成电路芯片运行。/n...

【技术特征摘要】
1.一种双倍数据率存储器，包括：
一电路板，具有一第一表面及一第二表面，且该电路板是具有一第一区域及一第二区域；
一金手指连接接口，设置于该第一区域的一第一侧边并同时设置于该第一表面及该第二表面，且该金手指连接接口具有多个接脚；
至少十六个第一集成电路芯片，设置于该第一表面，其中部分的该第一集成电路芯片是设置于该第一区域，且剩余的该第一集成电路芯片是设置于该第二区域；
至少十六个第二集成电路芯片，设置于该第二表面，其中部分的该第二集成电路芯片是设置于该第一区域，且剩余的该第二集成电路芯片是设置于该第二区域；
一第一只读存储器，与设置于该第一区域的所述第一集成电路芯片及设置于该第一区域的所述第二集成电路芯片相连接；
一第二只读存储器，与设置于该第二区域的所述第一集成电路芯片及设置于该第二区域的所述第二集成电路芯片相连接；
其中，该第一区域更具有一第二侧边，该第二侧边与该第一侧边是相对设置于该第一区域的二相对侧，该第二区域是相邻设置于该第二侧边，且该多个接脚中的十个该接脚是与该第二只读存储器以及设置于该第二区域的所述第一集成电路芯片及所述第二集成电路芯片电性连接，以使设置于该第二区域的所述第一集成电路芯片及所述第二集成电路芯片运行。


2.如权利要求1所述的双倍数据率存储器，其中该第一只读存储器是设置于该第一表面，且该第二只读存储器是设置于该第一表面。


3.如权利要求1所述的双倍数据率存储器，其中该第一只读存储器是设置于该第一区域，且该第二只读存储器是设置于该第二区域。


4.如权利要求1所述的双倍数据率存储器，其中该第一只读存储器及该第二只读存储器为电子可抹除式可编程只读存储器。


5.如权利要求1所述的双倍数据率存储器，其中该至少十六个第一集成电路芯片中，一半的该第一集成电路芯片是设置于该第一区域，另一半的该第一集成电路芯片是设置于该第二区域，且该至少十六个第二集成电路芯片中，一半的该第二集成电路芯片是设置于该第一区域，另一半的该第二集成电路芯片是设置于该第二区域。


6.如权利要求5所述的双倍数据率存储器，其中每一个该第一集成电路芯片是与该至少十六个第二集成电路芯片中的一个该第二集成电路芯片对称设置于该电路板。

【专利技术属性】
技术研发人员：吴勇志，林睿澂，
申请(专利权)人：宇瞻科技股份有限公司，
类型：发明
国别省市：中国台湾;71