可变相位累加器电路结构的全数字锁相环制造技术

可变相位累加器电路结构的全数字锁相环，所述的全数字锁相环包括数字鉴相器模块、数字环路滤波器模块、缓冲寄存器和数控振荡器模块。数字环路滤波器模块和数控振荡器模块分别包括第一可变相位累加器、第二可变相位累加器，利用电子设计自动化技术完成各个模块电路的设计。通过采用可变相位累加器电路结构对全数字锁相环的电路结构进行优化，拓宽了全数字锁相环电路的锁相范围，提高了锁相频率，降低了系统的总功耗，并且不会增加FPGA芯片内部的逻辑资源。本实用新型专利技术具有锁相速度快、锁定频率范围宽、功耗低等优点，可将其作为锁相电路模块嵌入到不同的系统芯片中，具有十分广泛的用途。

All digital PLL with variable phase accumulator circuit structure

【技术实现步骤摘要】
可变相位累加器电路结构的全数字锁相环
本技术涉及电子信息
，具体涉及一种应用于片上系统的可变相位累加器电路结构的全数字锁相环。
技术介绍
锁相环在通信、无线电电子学、自动控制和电力系统自动化等领域得到了极为广泛的应用，随着半导体技术突飞猛进的发展，系统芯片的出现，锁相环已成为片上系统中的一个重要功能模块。现有全数字锁相环由于电路结构不合理存在功耗偏高的缺陷。而对于在各个领域片上系统应用的芯片来说，降低其功耗、缩短响应时间，提高系统的运行速度对系统性能将产生非常大的改善，因而为了减少片上系统的整体功耗，尤其是减少诸如移动设备的功耗，则需要减少系统芯片中各功能模块的功耗。另外，现有全数字锁相环的锁相范围窄，锁相环内部信号的传递是串行传输的，故系统的锁相速度较慢。因此，寻求一种合适的全数字锁相环电路结构以降低系统功耗、提高系统运行速度和扩大锁相范围是提高锁相环性能的关键。
技术实现思路
本技术的目的是克服现有技术的上述不足，而提供一种可变相位累加器电路结构的全数字锁相环及锁相方法，通过在全数字锁相环电路结构中应用可变相位累加器对锁相环的电路结构进行优化，使得它解决了锁相范围窄、系统功耗较大的问题，且由于电路中信号进行并行传输，提高了全数字锁相环的运行速度。本技术的技术方案是：可变相位累加器电路结构的全数字锁相环，包括数字鉴相器模块、数字环路滤波器模块、缓冲寄存器和数控振荡器模块，利用电子设计自动化技术完成各个模块电路的设计。所述数字鉴相器模块包括过零检测器和第一寄存器，该数字鉴相器模块具有两个输入端和一个输出端，两个输入端分别为Fin信号输入端及Fout信号输入端，一个输出端为Q1信号输出端，数字鉴相器模块通过过零检测器检测Fin输入信号的上升沿到来时，第一寄存器对其Fout输入信号进行采样锁存，该锁存信号即为反映此时锁相环输入信号Fin与输出信号Fout之间瞬时的相位误差信号Q1。所述过零检测器由一位D触发器构成，具有两个输入端和两个输出端；所述第一寄存器由一组D触发器实现，具有两个输入端和一个输出端；过零检测器的第一输入端连接Fin输入信号，第二输入端连接系统时钟信号Clk，第一输出端分别与第一寄存器和缓冲寄存器的时钟信号clk连接，第二输出端与数字环路滤波器模块的clk连接；第一寄存器的第一输入端与过零检测器连接，第二输入端与数控振荡器模块连接，第一寄存器输出端的信号作为数字鉴相器模块输出的相位误差信号Q1。所述数字环路滤波器模块包括第一可变相位累加器和全加器，数字环路滤波器模块用于抑制全数字锁相环电路的输入噪声，并调节全数字锁相环电路的校正速度。所述数字环路滤波器模块在接收数字鉴相器模块输出的相位误差信号Q1并进行处理之后，产生用于控制数控振荡器模块频率和相位的控制码G。所述第一可变相位累加器包括分频器A、第一内部累加器和可控计数器A，第一内部累加器由第一全加器与寄存器A构成，可控计数器A由计数控制器A和计数器A构成；所述第一全加器具有两个输入端和一个输出端，第一全加器的第一输入端与寄存器A连接，第二输入端与数字鉴相器模块连接，输出端与寄存器A连接；所述寄存器A具有两个输入端和一个输出端，寄存器A的第一输入端与第一全加器连接，第二输入端与分频器A的输出端连接，所述分频器A的输入端与过零检测器的第二输出端连接，其中分频器A的分频系数N1可调，所述寄存器A的输出端分别与第一全加器、计数控制器A连接；所述计数控制器A的输入端与寄存器A连接，输出端与计数器A连接；所述计数器A具有两个输入端和一个输出端，计数器A的第一输入端与计数控制器A连接，第二输入端与过零检测器的第二输出端连接；所述计数器A的输出信号与寄存器A的输出信号分别作为第一可变相位累加器输出信号的低位信号和高位信号。所述全加器具有两个输入端和一个输出端，第一输入端与第一可变相位累加器得输出端连接，第二输入端与数字鉴相器模块连接，输出端作为数字环路滤波器模块的输出信号即控制码G。所述数控振荡器模块包括第二可变相位累加器，所述第二可变相位累加器包括分频器B、第二内部累加器和可控计数器B，第二内部累加器由第二全加器与寄存器B构成，可控计数器B由计数控制器B和计数器B构成；所述第二全加器具有三个输入端和一个输出端，第二全加器的第一输入端与寄存器B连接，第二输入端与缓冲寄存器的输出端连接，第三输入端与外部输入的锁相频率控制字J连接，输出端与寄存器B连接；所述寄存器B具有两个输入端和一个输出端，寄存器B的第一输入端与第二全加器连接，第二输入端与分频器B的输出端连接，所述分频器B的输入端与系统时钟信号Clk连接，其中分频器B的分频系数N2可调，所述寄存器B的输出端分别与第二全加器、计数控制器B连接；所述计数控制器B的输入端与寄存器B连接，输出端与计数器B连接；所述计数器B具有两个输入端和一个输出端，计数器B的第一输入端与计数控制器B连接，第二输入端与系统时钟信号Clk连接；所述计数器B的输出信号与寄存器B的输出信号分别作为第二可变相位累加器输出信号的低位信号和高位信号。所述数字鉴相器模块输出端的相位误差信号Q1分别与第一可变相位累加器的输入端和全加器的输入端连接，所述数字环路滤波器模块输出的控制码G与缓冲寄存器的输入端连接，缓冲寄存器将控制码G一并与外部输入的锁相频率控制字J共同输入至数控振荡器模块的输入端，数控振荡器模块的输出信号Fout为锁相环输出信号，并将其反馈到第一寄存器作为数字鉴相器模块的其中一个输入信号。本技术进一步的技术方案是：利用电子设计自动化技术，采用自顶而下的设计方法，完成可变相位累加器电路结构的全数字锁相环顶层电路设计；在可变相位累加器电路结构的全数字锁相环顶层电路中，系统时钟信号Clk分别与过零检测器和数控振荡器模块的输入端clk相接。过零检测器的第一输出端clk1分别与第一寄存器和缓冲寄存器的输入端clk相接；过零检测器的第二输出端clk2与第一可变相位累加器的输入端clk相接。系统输入信号Fin的输入端与数字鉴相器模块输入端fin相接。数字鉴相器模块的输出端Q1分别与第一可变相位累加器的第二输入端和全加器的第二输入端相接。第一可变相位累加器的输出端与全加器的第一输入端相接。全加器的输出端与缓冲寄存器的输入端相接。缓冲寄存器输出控制码G的输出端与外部输入的锁相频率控制字J共同输入至数控振荡器模块的输入端，分别作为数控振荡器模块输入信号B的低位信号和高位信号。数控振荡器模块的输出信号M为系统的输出端Fout信号，同时反馈到第一寄存器的输入端作为数字鉴相器模块的输入信号D。本技术再进一步的技术方案是：所述第一可变相位累加器的位数为m1，第一内部累加器的位数为n1，第一可变相位累加器的可控计数器A的位数为m1-n1；寄存器A的输出信号L1[m1:m1-n1+1]作为第一可变相位累加器输出信号L1[m1:1]的高n1位，计数器A的输出信号L1[m1-n1:1]作为第一可变相位累加器输出信号L1[本文档来自技高网...

【技术保护点】
1.可变相位累加器电路结构的全数字锁相环，其特征是：包括数字鉴相器模块、数字环路滤波器模块、缓冲寄存器和数控振荡器模块，利用电子设计自动化技术完成各个模块电路的设计；/n所述数字鉴相器模块包括过零检测器和第一寄存器，该数字鉴相器模块具有两个输入端和一个输出端，两个输入端分别为Fin信号输入端及Fout信号输入端，一个输出端为Q1信号输出端，数字鉴相器模块通过过零检测器检测Fin输入信号的上升沿到来时，第一寄存器对其Fout输入信号进行采样锁存，该锁存信号即为反映此时锁相环输入信号Fin与输出信号Fout之间的瞬时相位误差信号Q1；/n所述过零检测器由一位D触发器构成，具有两个输入端和两个输出端；所述第一寄存器由一组D触发器实现，具有两个输入端和一个输出端；过零检测器的第一输入端连接Fin输入信号，第二输入端连接系统时钟信号Clk，第一输出端分别与第一寄存器和缓冲寄存器的时钟信号clk连接，第二输出端与数字环路滤波器模块的clk连接；第一寄存器的第一输入端与过零检测器连接，第二输入端与数控振荡器模块连接，第一寄存器输出端的信号作为数字鉴相器模块输出的相位误差信号Q1；/n所述数字环路滤波器模块包括第一可变相位累加器和全加器，数字环路滤波器模块用于抑制全数字锁相环电路的输入噪声，并调节全数字锁相环电路的校正速度；所述数字环路滤波器模块在接收数字鉴相器模块输出的相位误差信号Q1并进行处理之后，产生用于控制数控振荡器模块频率和相位的控制码G；/n所述第一可变相位累加器包括分频器A、第一内部累加器和可控计数器A，第一内部累加器由第一全加器与寄存器A构成，可控计数器A由计数控制器A和计数器A构成；所述第一全加器具有两个输入端和一个输出端，第一全加器的第一输入端与寄存器A连接，第二输入端与数字鉴相器模块连接，输出端与寄存器A连接；所述寄存器A具有两个输入端和一个输出端，寄存器A的第一输入端与第一全加器连接，第二输入端与分频器A的输出端连接，所述分频器A的输入端与过零检测器的第二输出端连接，其中分频器A的分频系数N1可调，所述寄存器A的输出端分别与第一全加器、计数控制器A连接；所述计数控制器A的输入端与寄存器A连接，输出端与计数器A连接；所述计数器A具有两个输入端和一个输出端，计数器A的第一输入端与计数控制器A连接，第二输入端与过零检测器的第二输出端连接；所述计数器A的输出信号与寄存器A的输出信号分别作为第一可变相位累加器输出信号的低位信号和高位信号；/n所述全加器具有两个输入端和一个输出端，第一输入端与第一可变相位累加器的输出端连接，第二输入端与数字鉴相器模块连接，输出端作为数字环路滤波器模块的输出信号即控制码G；/n所述数控振荡器模块包括第二可变相位累加器，所述第二可变相位累加器包括分频器B、第二内部累加器和可控计数器B，第二内部累加器由第二全加器与寄存器B构成，可控计数器B由计数控制器B和计数器B构成；所述第二全加器具有三个输入端和一个输出端，第二全加器的第一输入端与寄存器B连接，第二输入端与缓冲寄存器的输出端连接，第三输入端与外部输入的锁相频率控制字J连接，输出端与寄存器B连接；所述寄存器B具有两个输入端和一个输出端，寄存器B的第一输入端与第二全加器连接，第二输入端与分频器B的输出端连接，所述分频器B的输入端与系统时钟信号Clk连接，其中分频器B的分频系数N2可调，所述寄存器B的输出端分别与第二全加器、计数控制器B连接；所述计数控制器B的输入端与寄存器B连接，输出端与计数器B连接；所述计数器B具有两个输入端和一个输出端，计数器B的第一输入端与计数控制器B连接，第二输入端与系统时钟信号Clk连接；所述计数器B的输出信号与寄存器B的输出信号分别作为第二可变相位累加器输出信号的低位信号和高位信号；/n数字鉴相器模块输出端的相位误差信号Q1分别与第一可变相位累加器的输入端和全加器的输入端连接，所述数字环路滤波器模块输出的控制码G与缓冲寄存器的输入端连接，缓冲寄存器将控制码G一并与外部输入的锁相频率控制字J共同输入至数控振荡器模块的输入端，数控振荡器模块的输出信号Fout为锁相环输出信号，并将其反馈到第一寄存器作为数字鉴相器模块的其中一个输入信号。/n...

【技术特征摘要】
1.可变相位累加器电路结构的全数字锁相环，其特征是：包括数字鉴相器模块、数字环路滤波器模块、缓冲寄存器和数控振荡器模块，利用电子设计自动化技术完成各个模块电路的设计；
所述数字鉴相器模块包括过零检测器和第一寄存器，该数字鉴相器模块具有两个输入端和一个输出端，两个输入端分别为Fin信号输入端及Fout信号输入端，一个输出端为Q1信号输出端，数字鉴相器模块通过过零检测器检测Fin输入信号的上升沿到来时，第一寄存器对其Fout输入信号进行采样锁存，该锁存信号即为反映此时锁相环输入信号Fin与输出信号Fout之间的瞬时相位误差信号Q1；
所述过零检测器由一位D触发器构成，具有两个输入端和两个输出端；所述第一寄存器由一组D触发器实现，具有两个输入端和一个输出端；过零检测器的第一输入端连接Fin输入信号，第二输入端连接系统时钟信号Clk，第一输出端分别与第一寄存器和缓冲寄存器的时钟信号clk连接，第二输出端与数字环路滤波器模块的clk连接；第一寄存器的第一输入端与过零检测器连接，第二输入端与数控振荡器模块连接，第一寄存器输出端的信号作为数字鉴相器模块输出的相位误差信号Q1；
所述数字环路滤波器模块包括第一可变相位累加器和全加器，数字环路滤波器模块用于抑制全数字锁相环电路的输入噪声，并调节全数字锁相环电路的校正速度；所述数字环路滤波器模块在接收数字鉴相器模块输出的相位误差信号Q1并进行处理之后，产生用于控制数控振荡器模块频率和相位的控制码G；
所述第一可变相位累加器包括分频器A、第一内部累加器和可控计数器A，第一内部累加器由第一全加器与寄存器A构成，可控计数器A由计数控制器A和计数器A构成；所述第一全加器具有两个输入端和一个输出端，第一全加器的第一输入端与寄存器A连接，第二输入端与数字鉴相器模块连接，输出端与寄存器A连接；所述寄存器A具有两个输入端和一个输出端，寄存器A的第一输入端与第一全加器连接，第二输入端与分频器A的输出端连接，所述分频器A的输入端与过零检测器的第二输出端连接，其中分频器A的分频系数N1可调，所述寄存器A的输出端分别与第一全加器、计数控制器A连接；所述计数控制器A的输入端与寄存器A连接，输出端与计数器A连接；所述计数器A具有两个输入端和一个输出端，计数器A的第一输入端与计数控制器A连接，第二输入端与过零检测器的第二输出端连接；所述计数器A的输出信号与寄存器A的输出信号分别作为第一可变相位累加器输出信号的低位信号和高位信号；
所述全加器具有两个输入端和一个输出端，第一输入端与第一可变相位累加器的输出端连接，第二输入端与数字鉴相器模块连接，输出端...

【专利技术属性】
技术研发人员：单长虹，杨檬玮，董招辉，田帆，王丽君，赵宇红，陈忠泽，邓贤君，
申请(专利权)人：南华大学，
类型：新型
国别省市：湖南;43