【技术实现步骤摘要】
一种阻抗控制电路及装置
本实施例涉及但不限于集成电路设计领域，具体而言，涉及但不限于一种阻抗控制电路及装置。
技术介绍
在现有技术的超大规模集成电路(VLSI)中，时钟是很重要的信号，控制着数据处理和传送的速率。比如在现场可编程门阵列(FPGA)应用领域，随着FPGA规模变得越来越大，系统时钟速度也变得越来越快。而由于时钟边沿速率更快，保持信号完整性成为一个严峻的问题。印刷电路板的设计和生产变得更加困难。印刷电路板必须通过适当的端接，使得器件IO阻抗与传输线的特征阻抗匹配，以避免反射。现有技术中通过在器件IO处增加电阻，使驱动器、接收器或发送器的阻抗与传输线的特征阻抗匹配；如图1所示，采用串联端接方式时，传输线的特征阻抗为50欧姆，则在驱动器串联一个50欧姆电阻，实现驱动器的输出阻抗与传输线的特征阻抗相匹配，避免反射，保证了信号完整性。，然而，随着器件IO数量的增加，外围的端接电阻数量也增加，同时增加了基板的面积。除了提高了生产成本外，在一些尺寸要求严格的场合中，应用是无法实现的。另外，如图2所示，若...
【技术保护点】
1.一种阻抗控制电路，包括：/n第一偏置电路和IO端接阻抗电路；/n所述第一偏置电路包括参考电阻、第一IO端口和第二偏置电路；所述第二偏置电路包括第一偏置输出VBN和第二偏置输出VBP；所述参考电阻通过所述第一IO端口与所述第二偏置电路连接；所述第一偏置输出VBN和所述第二偏置输出VBP分别与所述IO端接阻抗电路连接；/n所述IO端接阻抗电路包括K(K为大于等于1的整数)个第二IO端口；通过串联端接或并联端接，所述第二IO端口的端接阻抗与传输线的特征阻抗匹配。/n
【技术特征摘要】
1.一种阻抗控制电路，包括：
第一偏置电路和IO端接阻抗电路；
所述第一偏置电路包括参考电阻、第一IO端口和第二偏置电路；所述第二偏置电路包括第一偏置输出VBN和第二偏置输出VBP；所述参考电阻通过所述第一IO端口与所述第二偏置电路连接；所述第一偏置输出VBN和所述第二偏置输出VBP分别与所述IO端接阻抗电路连接；
所述IO端接阻抗电路包括K(K为大于等于1的整数)个第二IO端口；通过串联端接或并联端接，所述第二IO端口的端接阻抗与传输线的特征阻抗匹配。
2.如权利要求1所述的阻抗控制电路，其特征在于，所述第一偏置电路包括第一负反馈环路和第二负反馈环路；所述第一负反馈环路产生所述第一偏置输出VBN；所述第二负反馈环路产生所述第二偏置输出VBP。
3.如权利要求2所述的阻抗控制电路，其特征在于，
所述第一负反馈环路包括：第一单级放大电路AN和第一运算放大器OPN；所述第一单级放大电路AN包括第一NMOS和所述参考电阻；所述第一单级放大电路AN的输出为所述第一运算放大器OPN的同相输入，所述第一运算放大器OPN的输出为所述第一单级放大电路AN的输入；所述第一负反馈环路稳定时，所述第一NMOS的等效阻抗值与所述参考电阻相等；
所述第二负反馈环路包括：第二单级放大电路AP和第二运算放大器OPP；第二单级放大电路AP包括第一复制NMOS和第一PMOS；所述第一复制NMOS为第一NMOS的复制单元；所述第二单级放大电路AP的输出为所述第二运算放大器OPP的同相输入，所述第二运算放大器OPP的输出为所述第二单级放大电路AP的输入；所述第二负反馈环路稳定时，所述第一PMOS的等效阻抗值与所述参考电阻相等。
4.如权利要求2所述的阻抗控制电路，其特征在于，
所述第一负反馈环路包括：第一单级放大电路AN和第一运算放大器OPN；所述第一单级放大电路AN包括第一NMOS和第一复制PMOS；所述第一单级放大电路AN的输出为所述第一运算放大器OPN的同相输入，所述第一运算放大器OPN的输出为所述第一单级放大电路AN的输入；所述第一负反馈环路稳定时，所述第一NMOS的等效阻抗值与所述参考电阻相等；
所述第二负反馈环路包括：第二单级放大电路AP和第二运算放大器OPP；第二单级放大电路AP包括第一PMOS和所述参考电阻；所述第一复制PMOS为第一PMOS的复制单元；所述第二单级放大电路AP的输出为所述第二运算放大器OPP的同相输入，所...
【专利技术属性】
技术研发人员：陆让天，梁爱梅，温长清，
申请(专利权)人：深圳市紫光同创电子有限公司，
类型：发明
国别省市：广东;44
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