一种基于电力载波通信芯片ADC的结构制造技术

本发明专利技术公开了一种基于电力载波通信芯片ADC的结构。该ADC结构具有三级或三级以上的子电路。流水线Stage1包含一个Sub‑adc、Sub‑dac和余量放大器RA电路。流水线Stage1的跟随相位只占整个采样周期的一小部分，三分支二的时间被用于余量放大器的输出建立。流水线Stage2除了包含上述流水线Stage1的子电路外，还包括两个信号通路chA、chB。在固定的采样率下，通过增加流水线Stage1余量放大器的建立时间，来降低运放单位带宽增益积要求，从而减小流水线Stage1的运放的功耗。最终实现ADC的低功耗设计。

A structure of ADC based on power carrier communication chip

【技术实现步骤摘要】
一种基于电力载波通信芯片ADC的结构
本专利技术涉及半导体集成电路
，特别涉及模数转换器的电路结构。
技术介绍
在过去的几十年中，集成电路技术得到了迅猛的发展。特别是以通讯为首的电子系统，向着高速率、高性能、高集成度、低成本的方向不断向前发展。这就对系统中的各个模块提出了更高的要求。如模数转换器。系统要求提高模数转换器的采样速率、量化精度等要求的同时，也希望提高模数转换器的转换效率，降低其功耗。随着采样速率的提高，流水线模数转换器的MDAC的建立时间变短。对于传统的流水线电路结构，只能通过增加运算放大器的功耗来提高带宽，提高MDAC的建立速度。然而，在同一工艺条件不变的前提下，通过增加功耗并不能有效地提高高速运算放大器的带宽。而且，在增加运算放大器的带宽的同时，会降低其直流增益，降低MDAC的有效建立精度。虽然通过增加奇数级流水线的余量放大时间，可以降低奇数级流水线的运算放大器的带宽要求，降低电路的设计难度。但是偶数级流水线的余量放大时间被压缩，增加了偶数级电路的设计难度。这种方法并没有完全解决流水线模数转换器采样速率和M本文档来自技高网...

【技术保护点】
1.一种基于电力载波通信芯片ADC的结构，包含流水线Stage1、流水线Stage2、流水线Backend；其特征在于：流水线Stage1的余量放大相位占据至少三分之二的量化周期，降低对运算放大器的增益带宽积的要求；流水线Stage2的增加了一个信号通路，利用时间交织的方法采样流水线Stage1的输出；流水线Backend包含一级或多级流水线ADC。/n

【技术特征摘要】
1.一种基于电力载波通信芯片ADC的结构，包含流水线Stage1、流水线Stage2、流水线Backend；其特征在于：流水线Stage1的余量放大相位占据至少三分之二的量化周期，降低对运算放大器的增益带宽积的要求；流水线Stage2的增加了一个信号通路，利用时间交织的方法采样流水线Stage1的输出；流水线Backend包含一级或多级流水线ADC。


2.根据权利要求1所述的一种基于电力载波通信芯片ADC的结构，其特征在于：所述的流水线Stage1包含一个Sub-adc、一个Sub-dac、一个余量放大器RA；所述流水线Stage1的工作状态主要在输入跟随track、余量放大amp这两个相位之间切换；余量放大amp的时间占据了超过三分之二的采样周期；ADC的输入时钟频率两倍于ADC的采样率，通过分频得到一个占空比为75%的时钟信号；所述的流水线Stage1将每一个采样周期中的75%时间用于余量放大，25%时间用于输入跟随track。


3.根据权利要求1所述的一种基于电力载波通信芯片ADC的结构，其特征在于：所述产生流水线Stage1时钟的方法为：ADC的输入时钟Clkin经过2分频后产生ADC的采样时钟SamClk；当Clkin为低电平，SamClk为高电平时，流水线Stage1处于输入跟随相位；SamClk的下降沿是流水线Stage1的采样沿；当SamClk为低电平或者Clkin、SamClk同时为高电平时，流水线S...

【专利技术属性】
技术研发人员：朱文堂，郭经红，魏鸿斌，
申请(专利权)人：江苏波瑞电气有限公司，
类型：发明
国别省市：江苏;32