一种数据处理系统、方法和装置制造方法及图纸

本申请实施例公开了一种数据处理系统、方法和装置，当第一寄存器接收到数据时，触发DMA控制器将数据从第一寄存器传输至第一缓存队列，以便于处理器根据有效数据地址从第一缓存队列中读取数据。通过触发DMA控制器将数据从寄存器传输至缓存队列，处理器无需进入中断程序，有效的提升了数据的接收效率。处理器检测到第二缓存队列接收到数据时，将有效数据地址以及有效长度发送至DMA控制器；DMA控制器根据有效数据地址以及有效长度，从第二缓存队列中读取目标数据传输至第二寄存器。通过DMA控制器和缓存队列的配合进行高效率的数据的收发处理，降低了数据的丢失，有效的提升了收发数据的处理效率。

A data processing system, method and device

【技术实现步骤摘要】
一种数据处理系统、方法和装置
本申请涉及数据传输
，特别是涉及一种数据处理系统、方法和装置。
技术介绍
在现有的数据传输中，普遍使用中断接收数据，通过中断把数据放入软件维护的先进先出队列(FirstInFirstOut，FIFO)，然后在主程序中读取FIFO缓冲区，进行数据处理。串口波特率使用1.5MBPS，即6.7us/byte，由于速率太快，会导致频繁进入中断，使得CPU处理效率降低。且容易出现当串口接收中断优先级较低时，等待其它中断处理后，丢失数据的现象。发送数据时，采用等待查询或者中断发送的方式。若是等待查询方式，在发送多个数据字节时，会把数据填充到发送寄存器中，然后等待发送完成，接着发送下一个数据，造成CPU资源的浪费，数据传输效率偏低。若采用中断发送方式，使用软件维护一个发送的FIFO队列，发送数据时，把数据暂时存入FIFO缓存，然后查询FIFO中的数据，进行开启发送中断，在中断中发送数据并维护发送FIFO。同样使用中断发送方式，由于串口速率较快，导致频繁进入中断，数据的传输效率较低。可见，如何提升数据的传输效本文档来自技高网...

【技术保护点】
1.一种数据处理系统，其特征在于，包括处理器、与所述处理器连接的直接内存存取DMA控制器，分别与所述DMA控制器连接的第一缓存队列、第二缓存队列、第一寄存器和第二寄存器；/n当所述第一寄存器接收到数据时，触发所述DMA控制器将所述数据从所述第一寄存器传输至所述第一缓存队列，以便于处理器根据有效数据地址从所述第一缓存队列中读取数据；/n所述处理器还用于当检测到所述第二缓存队列接收到数据时，将有效数据地址以及有效长度发送至所述DMA控制器；相应的，所述DMA控制器，用于根据所述有效数据地址以及所述有效长度，从所述第二缓存队列中读取目标数据传输至所述第二寄存器。/n

【技术特征摘要】
1.一种数据处理系统，其特征在于，包括处理器、与所述处理器连接的直接内存存取DMA控制器，分别与所述DMA控制器连接的第一缓存队列、第二缓存队列、第一寄存器和第二寄存器；
当所述第一寄存器接收到数据时，触发所述DMA控制器将所述数据从所述第一寄存器传输至所述第一缓存队列，以便于处理器根据有效数据地址从所述第一缓存队列中读取数据；
所述处理器还用于当检测到所述第二缓存队列接收到数据时，将有效数据地址以及有效长度发送至所述DMA控制器；相应的，所述DMA控制器，用于根据所述有效数据地址以及所述有效长度，从所述第二缓存队列中读取目标数据传输至所述第二寄存器。


2.根据权利要求1所述的系统，其特征在于，所述第一缓存队列和所述第二缓存队列均为先进先出FIFO队列。


3.根据权利要求2所述的系统，其特征在于，所述有效数据地址包括有效数据头地址和有效数据尾地址；
所述DMA控制器具体用于每向所述第一缓存队列写入一个数据报文时，则将有效数据头地址加1；每从所述第二缓存队列读取一个数据报文时，则将有效数据尾地址加1。


4.根据权利要求3所述的系统，其特征在于，所述DMA控制器还用于当有效数据头地址达到预设的最大地址时，则重新返回所述第一缓存队列的初始首地址记录数据报文。


5.根据权利要求3所述的系统，其特征在于，所述DMA控制器还用于当所述有效数据尾地址与所述有效长度的累加和大于预设的最大地址时，则按照所述预设的最大地址与所述有效数据尾地址从所述第二缓存队列中读取数据报文。


6....

【专利技术属性】
技术研发人员：刘均，刘权列，
申请(专利权)人：深圳市元征科技股份有限公司，
类型：发明
国别省市：广东;44