一种可调幅调相的正弦波产生装置制造方法及图纸

本实用新型专利技术公开一种可调幅调相的正弦波产生装置，装置中FPGA通过其IO脚与模拟开关的控制端连接；FPGA通过IO脚与D/A芯片连接；FPGA通过IO脚与90°相位延迟器连接；FPGA通过IO脚与180°相位延迟器连接；加法器有两个输入端，一个输入端通过导线与调幅鉴相器连接，另一个输入端通过导线与D/A芯片连接；加法器与调幅积分器连接；调幅积分器与模拟开关连接；模拟开关与带通滤波器连接；带通滤波器与调相鉴相器连接；调相鉴相器的控制端与90°相位延迟器连接；调相鉴相器输出端与调相积分器的输入端连接；调相积分器的输出端与带通滤波器的控制端连接；带通滤波器的输出端与调幅鉴相器的输入端连接；调幅鉴相器的控制端与180°相位延迟器的输出端连接。

A sine wave generator with adjustable amplitude and phase

【技术实现步骤摘要】
一种可调幅调相的正弦波产生装置
本技术涉及信号发生领域，特别是一种可调幅调相的正弦波产生装置。
技术介绍
随着电子信息技术和通信技术的发展，正弦波信号得到广泛的应用，同时对正弦信号的幅值和相位的可调协性等指标也提出了更高的要求。传统的RC振荡电路只能产生幅度恒定相位恒定的正弦信号，已不能满足现代可以的需求。目前实现正弦信号的调幅调相主要有两种方法：一种是利用乘法器直接将载波和被调制波相乘；另一种是利用直接数字频率合成(DDS)技术，利用DDS、FPGA或D/A芯片直接合成所需要的正弦波。利用乘法器来调整正弦波的幅值和相位虽然简单，但是乘法器本身噪声较大，且能够适应高低温等恶劣环境的乘法器价格及其昂贵，高端乘法器还属于国外封锁产品，因此用乘法器来实现正弦信号的调幅和调相有很多限制；利用DDS技术几乎可以产生任何需要的正弦波信号，但是一般的DDS芯片只能做到14位的分辨率，若利用FPGA和D/A芯片来实现DDS输出，则需要较大的储存空间或复杂的算法，导致系统较为复杂，电路过于庞大。因此一种成本低、体积小、性能高、噪声低的可调幅调相的正弦波产生方法及装置具有重大意义。
技术实现思路
本技术的目的是克服现有技术中乘法器成本过高、难以适应恶劣环境的缺点；DDS技术分辨率较低或系统复杂电路庞大的缺点；提供一种成本低、体积小、性能高、噪声低的可调幅调相的正弦波产生装置。本技术的目的是通过以下技术方案实现的：一种可调幅调相的正弦波产生装置，包括FPGA、D/A芯片、加法器、调幅积分器、模拟开关、带通滤波器、调相鉴相器、调相积分器、调幅鉴相器、90°相位延迟器和180°相位延迟器；所述FPGA通过其IO脚与模拟开关的控制端连接以制模拟开关的通断；FPGA通过IO脚与D/A芯片连接以控制D/A芯片的输出；FPGA通过IO脚与90°相位延迟器连接；FPGA通过IO脚与180°相位延迟器连接；所述加法器有两个输入端，其中一个输入端通过导线与调幅鉴相器连接，另一个输入端通过导线与D/A芯片连接；加法器的输出端通过导线与调幅积分器的输入端连接；调幅积分器的输出端通过导线与模拟开关的输入端连接；模拟开关的输出端通过导线与带通滤波器连接；带通滤波器的输出端通过导线与调相鉴相器连接；调相鉴相器的控制端通过导线与90°相位延迟器连接；调相鉴相器的输出端通过导线与调相积分器的输入端连接；调相积分器的输出端通过导线与带通滤波器的控制端连接；带通滤波器的输出端还通过导线与调幅鉴相器的输入端连接；调幅鉴相器的控制端通过导线与180°相位延迟器的输出端连接；最终受FPGA控制的调幅调相正弦波从带通滤波器的输出端输出。与现有技术相比，本技术的技术方案所带来的有益效果是：(1)本技术实现了对正弦波信号的调幅和调相，正弦波幅度可通过FPGA控制高精度D/A芯片实现调整，正弦波相位可通过FPGA控制参考方波的相位实现调整。(2)本技术整个装置用低成本的模拟器件即可搭建，结构简单，复杂度低，体积小。(3)本技术调整精度高，噪声低，抗干扰能力强，输出的正弦波谐波抑制比高且能够适应高低温等恶劣环境。(4)本技术的调幅精度由D/A芯片决定，利用高精度的D/A芯片，可以实现高精度幅度调制。(5)本技术的调相精度由FPGA决定，利用高速时钟，FPGA可以对参考方波实现精密调相，进而实现高精度相位调制。(6)本技术的正弦波输出的谐波抑制比和噪声等参数，主要受带通滤波器影响，通过调整带通滤波器参数，可以实现低噪声，高谐波抑制比的正弦波输出；(7)本技术可以同时实现调幅和调相，调幅装置将正弦波幅度与DA输出相锁定，调相装置将正弦波相位与FPGA相锁定，有效的抑制了系统温漂，同时系统和装置几乎全部由模拟器件搭建，因此真的高低温等恶劣环境，本装置具有较强的适应性。附图说明图1是本技术装置的结构示意图。附图标记：1-参考电压Vin，2-积分电压Vp-180，3-加法器，4-调幅积分器，5-方波Wref，6-模拟开关，7-带通滤波器，8-调相鉴相器，9-调相积分器，10-调幅鉴相器，11-90°相位延迟器，12-180°相位延迟器，13-D/A芯片，14-FPGA。具体实施方式以下结合附图和具体实施例对本技术作进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本技术，并不用于限定本技术。如图1所示，FPGA14通过其普通IO脚与模拟开关6的控制端连接，FPGA14通过IO脚控制模拟开关6的通断；FPGA14通过普通IO脚与D/A芯片13连接，控制D/A芯片13的输出；FPGA14通过普通IO脚与90°相位延迟器11连接；FPGA14通过普通IO脚与180°相位延迟器12连接；加法器3有两个输入端，其中一个输入端通过导线与调幅鉴相器10连接，另一个输入端通过导线与D/A芯片连接；加法器3的输出端通过导线与调幅积分器4的输入端连接；调幅积分器4的输出端通过导线与模拟开关6的输入端连接；模拟开关6的输出端通过导线与带通滤波器7连接；带通滤波器7的输出端通过导线与调相鉴相器8连接；调相鉴相器8的控制端通过导线与90°相位延迟器11连接；调相鉴相器8的输出端通过导线与调相积分器9的输入端连接；调相积分器9的输出端通过导线与带通滤波器7的控制端连接；带通滤波器7的输出端还通过导线与调幅鉴相器10的输入端连接；调幅鉴相器10的控制端通过导线与180°相位延迟器11的输出端连接；最终受FPGA14控制的调幅调相正弦波从带通滤波器7的输出端输出；本技术的调相具体工作过程如下：(101)FPGA14控制高精度D/A芯片13输出参考电压值Vin；加法器3将参考电压Vin1与调幅鉴相器10输出的电压值Vp-180求和，加法器3的输出为：Vsum＝Vin+Vp-180则调幅积分器4的输出为Vg，则Vg＝∫Vsumdt+Vg0，其中Vg0为调幅积分器4的初始值；(102)FPGA14输出频率为ω0，周期为T，占空比为50％的参考方波Wref5，控制模拟开关6的导通与关断，记其中VH为逻辑高电平，VL为逻辑低电平；(103)模拟开关6输出幅度为Vg,频率相位与参考方波Wref相同的方波W1；方波W1的傅里叶展开为方波W1经过带通滤波器7后，成为频率为ω0正弦信号Vout，此时为信号经过滤波器7后产生的相位延迟，一般(104)Vout经过两个不同的鉴相器后分别用于正弦波的调频和调相。其中调相鉴相器8将于参考方波Wref相位差90°的方波Wref-90作为鉴相基准，输出结果用于正弦波调相；调幅鉴相器10将与参考方波Wref相位差180°的方波Wref-180作为鉴相基准，其输出结果用于正弦波调幅；(105)对于调相部分，调相鉴相器8以以Wref-90为参考方波对Vout进行鉴相并产生信号输本文档来自技高网...

【技术保护点】
1.一种可调幅调相的正弦波产生装置，其特征在于，包括FPGA(14)、D/A芯片(13)、加法器(3)、调幅积分器(4)、模拟开关(6)、带通滤波器(7)、调相鉴相器(8)、调相积分器(9)、调幅鉴相器(10)、90°相位延迟器(11)和180°相位延迟器(12)；/n所述FPGA(14)通过其IO脚与模拟开关(6)的控制端连接以制模拟开关(6)的通断；FPGA(14)通过IO脚与D/A芯片(13)连接以控制D/A芯片(13)的输出；FPGA(14)通过IO脚与90°相位延迟器(11)连接；FPGA(14)通过IO脚与180°相位延迟器(12)连接；/n所述加法器(3)有两个输入端，其中一个输入端通过导线与调幅鉴相器(10)连接，另一个输入端通过导线与D/A芯片(13)连接；加法器(3)的输出端通过导线与调幅积分器(4)的输入端连接；调幅积分器(4)的输出端通过导线与模拟开关(6)的输入端连接；模拟开关(6)的输出端通过导线与带通滤波器(7)连接；带通滤波器(7)的输出端通过导线与调相鉴相器(8)连接；调相鉴相器(8)的控制端通过导线与90°相位延迟器(11)连接；调相鉴相器(8)的输出端通过导线与调相积分器(9)的输入端连接；调相积分器(9)的输出端通过导线与带通滤波器(7)的控制端连接；带通滤波器(7)的输出端还通过导线与调幅鉴相器(10)的输入端连接；调幅鉴相器(10)的控制端通过导线与180°相位延迟器(12)的输出端连接；最终受FPGA(14)控制的调幅调相正弦波从带通滤波器(7)的输出端输出。/n...

【技术特征摘要】
1.一种可调幅调相的正弦波产生装置，其特征在于，包括FPGA(14)、D/A芯片(13)、加法器(3)、调幅积分器(4)、模拟开关(6)、带通滤波器(7)、调相鉴相器(8)、调相积分器(9)、调幅鉴相器(10)、90°相位延迟器(11)和180°相位延迟器(12)；
所述FPGA(14)通过其IO脚与模拟开关(6)的控制端连接以制模拟开关(6)的通断；FPGA(14)通过IO脚与D/A芯片(13)连接以控制D/A芯片(13)的输出；FPGA(14)通过IO脚与90°相位延迟器(11)连接；FPGA(14)通过IO脚与180°相位延迟器(12)连接；
所述加法器(3)有两个输入端，其中一个输入端通过导线与调幅鉴相器(10)连接，另一个输入端通过导线...

【专利技术属性】
技术研发人员：段发阶，王宪全，蒋佳佳，黄婷婷，傅骁，孙中波，卜令冉，
申请(专利权)人：天津大学，
类型：新型
国别省市：天津;12