半导体集成电路装置制造方法及图纸

就包括多列IO单元的半导体集成电路装置而言，提供一种能够在不使面积增大的情况下避免闩锁错误的构成。半导体集成电路装置包括布置得离芯片边缘最近的IO单元列(10A)和在比IO单元列(10A)靠核心区域一侧相邻布置的IO单元列(10B)。IO单元列(10A、10B)的IO单元(10)具有在与IO单元(10)的排列方向垂直的方向上分开而设的高电源电压区域(12)和低电源电压区域(11)。IO单元列(10A、10B)布置为IO单元列(10A)的高电源电压区域(12)与IO单元列(10B)的高电源电压区域(12)彼此相向。

Semiconductor integrated circuit device

【技术实现步骤摘要】
【国外来华专利技术】半导体集成电路装置
本公开涉及一种在芯片上布置有核心区域和IO区域的半导体集成电路装置。
技术介绍
近年来，半导体集成电路的大规模化不断发展，输入输出信号的数量增大。因此，如果在核心区域周围将输入输出单元(IO单元)排列布置为单层的话，则存在以下问题，即：半导体集成电路的面积取决于IO单元的数量，因而半导体集成电路构成的装置即半导体集成电路装置的面积有时会增大。专利文献1公开了将IO单元排列布置为双层的半导体集成电路装置的结构。专利文献2公开了将IO单元排列布置为一列、两列以及三列的半导体装置的结构。专利文献1：日本公开专利公报特开2003-100891号公报专利文献2：美国专利申请公开公报第2005/0127405号说明书
技术实现思路
-专利技术要解决的技术问题-IO单元一般具有高电源电压区域和低电源电压区域，该高电源电压区域包括用于向ESD电路、半导体集成电路装置外部输出信号的输出缓冲器等，该低电源电压区域包括向半导体集成电路装置内部输入输出信号的电路部等。在低电源电压区域，使用与形成在芯片的核心区域的内部电路相同的电源电压。此外，近年来，由于微细化的发展，芯片内部的电源电压降低。然而，芯片外部的电源电压的降低程度并没有达到芯片内部的电源电压的降低程度，尤其是存在下述情况，即：因各种接口标准等而导致低电压化并没有得到进展。因此，在IO单元中，高电源电压区域的电源电位与低电源电压区域的电源电位之差较大。其结果是，在高电源电压区域与低电源电压区域，施加在晶体管、阱上的电压之差较大，容易产生由所谓的闩锁错误引起的破坏。为了防止闩锁错误，需要在高电源电压区域与低电源电压区域之间，使晶体管之间、阱之间保持足够大的距离。尤其是在高电源电压区域，需要对与芯片外部端子直接连接且容易被施加来自芯片外部的噪声的输出缓冲器和ESD电路采取上述处理方式。然而，例如在专利文献1的图1的构成中，第二列IO单元的高电源电压侧即外部信号端子14b面向核心区域，因此为了防止闩锁错误，需要在IO单元与核心区域之间留出较大空间。在专利文献2的图2的构成中，第一列IO单元27的低电源电压侧与第二列IO单元28的高电源电压侧彼此相向，因此为了防止闩锁错误，需要在IO单元27、28之间留出较大空间。因此，在专利文献1、2的构成中，为了解决闩锁错误的问题，就会导致半导体集成电路装置的面积增大，并非优选。本公开提供一种包括多列IO单元的半导体集成电路装置的构成，该构成能够在不使面积增大的情况下，避免闩锁错误。-用以解决技术问题的技术方案一在本公开的一方面中，半导体集成电路装置包括芯片、核心区域以及IO区域，所述核心区域设在所述芯片上，所述IO区域设在所述芯片上且位于所述核心区域的周围，在所述IO区域，分别包括沿第一方向排列的多个IO单元的两列以上的IO单元列沿第二方向排列着布置，所述第一方向是沿所述芯片的外侧边延伸的方向，所述第二方向与所述第一方向垂直，两列以上的所述IO单元列包括第一IO单元列和第二IO单元列，所述第一IO单元列在两列以上的所述IO单元列中布置得离所述芯片的边缘最近，所述第二IO单元列以与所述第一IO单元列相邻的方式布置在比所述第一IO单元列靠所述核心区域一侧，所述第一IO单元列的所述IO单元和所述第二IO单元列的所述IO单元分别具有在所述第二方向上分开而设的高电源电压区域和低电源电压区域，所述第一IO单元列及所述第二IO单元列布置为所述第一IO单元列的所述高电源电压区域与所述第二IO单元列的所述高电源电压区域彼此相向。根据上述方面，半导体集成电路装置包括第一IO单元列和第二IO单元列，第一IO单元列布置得离芯片的边缘最近，第二IO单元列以与第一IO单元列相邻的方式布置在比第一IO单元列靠核心区域一侧。第一、第二IO单元列的IO单元分别具有在与IO单元的排列方向垂直的第二方向上分开而设的高电源电压区域和低电源电压区域。第一、第二IO单元列布置为第一IO单元列的高电源电压区域与第二IO单元列的高电源电压区域彼此相向。即，在第一IO单元列与第二IO单元列中相向的是各自的高电源电压区域，因此不需要为了避免闩锁错误而在第一IO单元列与第二IO单元列之间留出空间。并且，低电源电压区域位于第二IO单元列的靠核心区域一侧，因此也不需要为了避免闩锁错误而在第二IO单元列的靠核心区域一侧留出空间。其结果是，可在不使半导体集成电路装置的面积增大的情况下，避免闩锁错误。在本公开的另一方面中，半导体集成电路装置包括芯片、核心区域以及IO区域，所述核心区域设在所述芯片上，所述IO区域设在所述芯片上且位于所述核心区域的周围，并包括在第一方向上相邻的第一IO单元块和第二IO单元块，所述第一方向是沿所述芯片的外侧边延伸的方向，在所述第一IO单元块中，分别包括沿所述第一方向排列的多个IO单元的两列以上的IO单元列沿第二方向排列着布置，所述第二方向与所述第一方向垂直，两列以上的所述IO单元列包括第一IO单元列和第二IO单元列，所述第一IO单元列在两列以上的所述IO单元列中布置得离所述芯片的边缘最近，所述第二IO单元列以与所述第一IO单元列相邻的方式布置在比所述第一IO单元列靠所述核心区域一侧，在所述第二IO单元块中，仅布置有一列第三IO单元列，所述第三IO单元列包括沿所述第一方向排列的多个IO单元，所述第一IO单元列到所述第三IO单元列的所述IO单元分别具有在所述第二方向上分开而设的高电源电压区域和低电源电压区域，所述第一IO单元列及所述第二IO单元列布置为所述第一IO单元列的所述高电源电压区域与所述第二IO单元列的所述高电源电压区域彼此相向，所述第三IO单元列布置为所述第三IO单元列的所述高电源电压区域位于靠所述芯片的边缘一侧。根据上述方面，半导体集成电路装置包括在与IO单元的排列方向相同的第一方向上相邻的第一、第二IO单元块。第一IO单元块包括第一IO单元列和第二IO单元列，第一IO单元列布置得离芯片的边缘最近，第二IO单元列以与第一IO单元列相邻的方式布置在比第一IO单元列靠核心区域一侧。第二IO单元块仅包括一列第三IO单元列。第一到第三IO单元列的IO单元分别具有在与IO单元的排列方向垂直的第二方向上分开而设的高电源电压区域和低电源电压区域。第一、第二IO单元列布置为所述第一IO单元列的高电源电压区域与所述第二IO单元列的高电源电压区域彼此相向。即，在第一IO单元列与第二IO单元列中相向的是各自的高电源电压区域，因此不需要为了避免闩锁错误而在第一IO单元列与第二IO单元列之间留出空间。并且，低电源电压区域位于第二IO单元列的靠核心区域一侧，因此也不需要为了避免闩锁错误而在第二IO单元列的靠核心区域一侧留出空间。第三IO单元列布置为高电源电压区域位于靠芯片的边缘一侧。即，低电源电压区域位于第三IO单元列的靠核心区域一侧，因此也不需要为了避免闩锁错误而在第三IO单元列的靠核心区域一侧留出空间。其结果是，可在不使半导体集成电路装置的面积增大的情况下，避免闩锁错误。-专利技术的本文档来自技高网...

【技术保护点】
1.一种半导体集成电路装置，其特征在于：/n所述半导体集成电路装置包括芯片、核心区域以及IO区域，/n所述核心区域设在所述芯片上，/n所述IO区域设在所述芯片上且位于所述核心区域的周围，/n在所述IO区域，分别包括沿第一方向排列的多个IO单元的两列以上的IO单元列沿第二方向排列着布置，所述第一方向是沿所述芯片的外侧边延伸的方向，所述第二方向与所述第一方向垂直，/n两列以上的所述IO单元列包括第一IO单元列和第二IO单元列，/n所述第一IO单元列在两列以上的所述IO单元列中布置得离所述芯片的边缘最近，/n所述第二IO单元列以与所述第一IO单元列相邻的方式布置在比所述第一IO单元列靠所述核心区域一侧，/n所述第一IO单元列的所述IO单元和所述第二IO单元列的所述IO单元分别具有高电源电压区域和低电源电压区域，所述高电源电压区域和所述低电源电压区域在所述第二方向上分开而设，/n所述第一IO单元列及所述第二IO单元列布置为所述第一IO单元列的所述高电源电压区域与所述第二IO单元列的所述高电源电压区域彼此相向。/n

【技术特征摘要】
【国外来华专利技术】20170515 JP 2017-0964041.一种半导体集成电路装置，其特征在于：
所述半导体集成电路装置包括芯片、核心区域以及IO区域，
所述核心区域设在所述芯片上，
所述IO区域设在所述芯片上且位于所述核心区域的周围，
在所述IO区域，分别包括沿第一方向排列的多个IO单元的两列以上的IO单元列沿第二方向排列着布置，所述第一方向是沿所述芯片的外侧边延伸的方向，所述第二方向与所述第一方向垂直，
两列以上的所述IO单元列包括第一IO单元列和第二IO单元列，
所述第一IO单元列在两列以上的所述IO单元列中布置得离所述芯片的边缘最近，
所述第二IO单元列以与所述第一IO单元列相邻的方式布置在比所述第一IO单元列靠所述核心区域一侧，
所述第一IO单元列的所述IO单元和所述第二IO单元列的所述IO单元分别具有高电源电压区域和低电源电压区域，所述高电源电压区域和所述低电源电压区域在所述第二方向上分开而设，
所述第一IO单元列及所述第二IO单元列布置为所述第一IO单元列的所述高电源电压区域与所述第二IO单元列的所述高电源电压区域彼此相向。


2.根据权利要求1所述的半导体集成电路装置，其特征在于：
所述高电源电压区域具有P型晶体管区域和N型晶体管区域，所述P型晶体管区域和所述N型晶体管区域在所述第二方向上分开而设，
所述第一IO单元列和所述第二IO单元列布置为所述第一IO单元列的所述P型晶体管区域与所述第二IO单元列的所述P型晶体管区域彼此相向。


3.根据权利要求1所述的半导体集成电路装置，其特征在于：
所述第一IO单元列的所述IO单元在所述第二方向上的尺寸和在该第二方向上的位置相同，
所述第二IO单元列的所述IO单元在所述第二方向上的尺寸和在该第二方向上的位置相同。


4.根据权利要求1所述的半导体集成电路装置，其特征在于：
就所述第一IO单元列和所述第二IO单元列而言，相向的所述IO单元在所述第一方向上的尺寸和在该第一方向上的位置相同。


5.根据权利要求1所述的半导体集成电路装置，其特征在于：
就所述第一IO单元列和所述第二IO单元列而言，在相向的IO单元组之间，设有可供信号线穿过的空间。


6.根据权利要求1所述的半导体集成电路装置，其特征在于：
就所述第一IO单元列和所述第二IO单元列而言，在相向的IO单元之间，布置有沿所述第一方向延伸的电源线。


7.根据权利要求1所述的半导体集成电路装置，其特征在于：
在所述第一IO单元列的所述IO单元的所述高电源电压区域和所述第二IO单元列的所述IO单元的所述高电源电压区域，分别布置有沿所述第一方向延伸的第一电源线，
在所述第一IO单元列和所述第二IO单元列中，在比所述第一电源线靠上层的布线层中布置有上层电源线，所述上层电源线形成为沿所述第二方向延伸，且用以使所述第一电源线彼此连接。


8.根据权利要求7所述的半导体集成电路装置，其特征在于：
所述半导体集成电路装置包括为了与所述芯片的外部连接而设置的焊盘，
所述上层电源线形成在与所述焊盘相同的布线层中。


9.一种半导体集成电路装置，其特征在于：
所述半导体集成电路装置包括芯片、核心区域以及IO区域，
所述核心区域设在所述芯片上，
所述IO区域设在所述芯片上且位于所述核心区域的周围，并包括在第一方向上相邻的第一IO单元块和第二IO单元块，所述第一方向是沿所述芯片的外侧边延伸的方向，
在所述第一IO单元块中，分别包括沿所述第一方...

【专利技术属性】
技术研发人员：祖父江功弥，
申请(专利权)人：株式会社索思未来，
类型：发明
国别省市：日本;JP