一种频率计制造技术

本实用新型专利技术涉及一种频率计，包括：测频计时模块，串并转换模块、计数模块以及频率测量模块，所述测频计时模块连接所述计数模块，所述串并转换模块将串行数据转换为并行数据后发送给所述计数模块，所述计数模块对所述并行数据的高电平和低电平进行计数并获得并行数据中任意一位数据的周期数量，所述频率测量模块连接所述串并转换模块，用于获取所述并行数据的低电平值和高电平值。本实用新型专利技术的频率计设计简单巧妙，无需占有额外的硬件资源，便可以解决在低成本的FPGA中利用高速IO的特性实现低频系统主时钟来测量更高频率的被测信号。

A frequency meter

【技术实现步骤摘要】
一种频率计
本技术属于测量领域，具体涉及一种频率计。
技术介绍
目前，对于国内直接数字式频率合成器DDS(DirectDigitalSynthesizer)类信号源内置频率计的功能，主要包括测量频率和测量周期两种方法。如图1所示为现有的信号源上所采用的频率计结构示意图，其中，测频计时模块101采用系统时钟工作，计数器以常数1为步进；周期计数模块102在测频计时模块101计时的时间里测得被测信号周期数，其同样计数器以常数1为步进；低频测量模块103计算每个周期的长度。上述测量都是由FPGA(复杂可编程逻辑器件)实现，但是FPGA可测量的频率不高，且不能高于最高采样率。而且其本身可以运行的最大采样率基本都在500MHz以下，因此被测信号的频率最多为500MHz，而且被测信号频率越高，所测的占空比误差越大，再高的运行速度的FPGA本身价格相当昂贵，不适于作为频率计应用于普通信号源上，因此被测信号的频率一般不超过500MHz。另外，现有的频率计在测量时，需要手动设置测量时间闸门的时长，尤其在低频测量转换至高频测量时，需要手动切换测量时间闸门，带来操作上的不便。
技术实现思路
针对上述问题，本技术的目的是提供一种频率计，解决现有技术中普通频率计运行速度低以及需要手动设置测量时间闸门的时长的问题。为实现上述目的，本技术采取以下技术方案：一种频率计，包括：测频计时模块，串并转换模块、计数模块以及频率测量模块，所述测频计时模块连接所述计数模块，所述串并转换模块将串行数据转换为并行数据后发送给所述计数模块，所述计数模块对所述并行数据的高电平和低电平进行计数以及并行数据中任意一位数据的周期数量，所述频率测量模块连接所述串并转换模块，用于获取所述并行数据的低电平值和高电平值。优选的，所述测频计时模块以及计数模块工作时长均为1秒。优选的，所述测频计时模块以及计数模块同时由所述测频计时模块的进位信号复位。优选的，所述频率计连接微控制器，所述频率计将获取的所述并行数据的高电平数量和低电平数量、并行数据中任意一位数据的周期数量，以及所述并行数据的低电平值和高电平值发送给所述微控制器。优选的，所述计数模块还包括高电平计数器、低电平计数器和频率计数器，均连接微控制器。优选的，所述频率计设置在FPGA上。优选的，所述串并转换模块为由FPGA的内置IO构成的移位寄存器。优选的，还包括：所述串并转换模块为N位移位寄存器，所述串行数据通过所述移位寄存器进行移位后，输出并行数据D0～D(N-1)以及串行数据D。本技术的频率计利用FPGA的高速IO特性，将高频的被测信号通过高速IO进行串行信号转换为并行数据，即采取将高速一位的串行数据转换为低速八位的并行数据，这样有效的降低被测信号的速率，从而得到占空比不变，而FPGA实际工作频率也可以远远低于被测的串行信号的频率，最终可以简易的测到更高频率的被测信号和更精确的占空比。附图说明图1是现有技术中信号源内置频率计的结构图；图2是本技术实施例所提供的频率计的结构图；图3是本技术实施例所提供的频率计中串并转换单元的结构图。具体实施方式下面将结合附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。本技术实施例提供一种频率计，如图2所示，包括：测频计时模块201，串并转换模块202、计数模块203以及频率测量模块204，所述测频计时模块201连接所述计数模块203。其中测频计时模块201与现有技术相同，将产生的进位信号输出至计数模块203，使计数模块203复位以保证固定的工作时长。所述串并转换模块202将串行数据转换为并行数据后发送给所述计数模块203，使得并行数据的速率为1/8串行数据的速率，大大降低了数据传输的速率。所述计数模块203对所述并行数据的高电平和低电平进行计数，获得高电平的数量HighCnt，低电平的数量LowCnt，以及并行数据中任意一位数据的周期数量FreqCnt，所述频率测量模块204连接所述串并转换模块202，用于获取所述并行数据的低电平值和高电平值。具体的，所述测频计时模块201、计数模块203以及频率测量模块204的工作频率均采用主时钟，即低频时钟LCLK，而串并转换模块202的工作频率采用高频时钟HCLK。本技术实施例所述的频率计主要是采用Xilinx公司的FPGA，利用其高速IO特性，将高频的被测信号通过高速IO进行串行数据转换为并行数据，即采取将高速一位的串行数据转换为低速N位的并行数据，这样有效的将数据的速率降到实际被测信号(串行数据)速率的1/N，从而得到占空比不变，而FPGA实际工作频率也可以远远低于被测的串行信号的频率，最终可以简易的测到更高频率的被测信号和更精确的占空比。较佳的，所述频率测量模块为低频测量模块，以加快采集的速率。预设被测信号的上升沿作为低频测量模块的复位信号，当被测信号的上升沿来临时，所述低频测量模块复位，同时在被测信号的上升沿来临时将测量得到的低电平值和高电平值发送给微控制器，最终由微控制器计算高频和低频的两类频率的相关参数，实时的选择需要的测量结果显示，实现精准测量。较佳的实施例中，所述计数模块203中还包括高电平计数器、低电平计数器和频率计数器，均连接微控制器。其中，高电平计数器对N位所述并行数据D0、D1……Dn中每一位产生的高电平均进行计数得到相应位的高电平计数H1,H2……Hn，并求总和得到高电平数量HighCnt＝H1+H2……+Hn；低电平计数器对N位所述并行数据中每一位产生的低电平进行计数得到相应位的低电平计数L1，L2……Ln，并求总和得到低电平数量LowCnt＝L1+L2……+Ln。所述频率计数器用于计算任意一位并行数据的周期数量，因此将N位并行数据中的任何一位数据的上升沿触发一次频率计数器，最终得到该位数据的周期数量FreqCnt，进而也得知N位并行数据的总周期数为N*FreqCnt。本技术实施例所述的频率计，较佳的，所述测频计时模块201以及计数模块203工作时长均为1秒，且所述测频计时模块201以及计数模块203同时由所述测频计时模块201的进位信号复位。具体的实施例中，每当测频计时模块201计满1秒钟，会产生一个进位信号，进位信号反馈给其本身用以复位，同时将进位信号发送给计数模块203使其复位，从而保证测频计时模块201以及计数模块203的工作时长一直为1秒钟。较佳的，测频计时模块的进位信号同时对高电平计数器、低电平计数器和频率计数器复位，因此高电平计数器、低电平计数器和频率计数器的工作时长均为1秒钟。本技术实施例所述的频率计中，所述串并转换模块为由FPGA的内置IO构成的移位寄存器，因此无需占用任何额外的硬件资源本文档来自技高网...

【技术保护点】
1.一种频率计，其特征在于，包括：测频计时模块，串并转换模块、计数模块以及频率测量模块，所述测频计时模块连接所述计数模块，所述串并转换模块将串行数据转换为并行数据后发送给所述计数模块，所述计数模块对所述并行数据的高电平和低电平进行计数以及并行数据中任意一位数据的周期数量，所述频率测量模块连接所述串并转换模块，用于获取所述并行数据的低电平值和高电平值。/n

【技术特征摘要】
1.一种频率计，其特征在于，包括：测频计时模块，串并转换模块、计数模块以及频率测量模块，所述测频计时模块连接所述计数模块，所述串并转换模块将串行数据转换为并行数据后发送给所述计数模块，所述计数模块对所述并行数据的高电平和低电平进行计数以及并行数据中任意一位数据的周期数量，所述频率测量模块连接所述串并转换模块，用于获取所述并行数据的低电平值和高电平值。


2.根据权利要求1所述的频率计，其特征在于，所述测频计时模块以及计数模块工作时长均为1秒。


3.根据权利要求1或2所述的频率计，其特征在于，所述测频计时模块以及计数模块同时由所述测频计时模块的进位信号复位。


4.根据权利要求1所述的频率计，其特征在于，所述频率计连接微控制器，所述...

【专利技术属性】
技术研发人员：孙乔，洪少林，吴忠良，
申请(专利权)人：优利德科技中国股份有限公司，
类型：新型
国别省市：广东;44