锁频环型全数字频率综合器制造技术

本申请涉及一种锁频环型全数字频率综合器。包括：鉴频器模块、频率积分模块以及频率调谐模块；鉴频器模块、频率积分模块以及频率调谐模块依次连接，频率调谐模块的输出端的输出端信号反馈至鉴频器模块，鉴频器模块包括：可变频率计数器，可变频率计数器用于与频率控制字比较得到整数频率误差；时间数字转换器用于得到小数频率误差，鉴频器模块还用于将整数频率误差与小数频率误差相加后得到系统频率误差，频率积分模块用于得到系统相位误差，频率调谐模块用于接收系统相位误差，并对系统相位误差进行处理，得到输出端信号并输出。本发明专利技术在实现锁相环型全数字频率综合器的全部功能的同时，可以避免相位误差模糊导致的无法锁定问题。

【技术实现步骤摘要】
锁频环型全数字频率综合器
本申请涉及集成电路
，特别是涉及一种锁频环型全数字频率综合器。
技术介绍
受限于模拟电路模块较差的匹配性以及非理想特性，基于电荷泵锁相环结构的模拟频率综合器对环路的稳定性具有较高的要求，同时随着集成电路工艺的逐渐发展，器件的匹配性和非理想特性会变得更加明显，先进的工艺还会带来电源电压的进一步降低，电路的设计裕量以及压控振荡器(VCO，Voltage-ControlledOscillator)单个子频带频率调谐范围会进一步压缩。另外，基于模拟电路的频率综合器设计方法可移植性较差，且设计复杂度较高，尤其是在宽频率范围的条件下，需要折中考虑的因素较多。解决上述问题的方法是模拟电路的数字化设计，也即采用全数字频率综合器(ADFS，All-DigitalFrequencySynthesizer)结构，ADFS的概念最早是2003年由TI公司的R.B.Staszewski博士提出并设计实现的，主要是为了解决深亚微米CMOS工艺下频率综合器所面临的一系列上述设计问题并实现频率综合器在片上系统(SoC，SystemonChip)中的高效集成，这一设计技术的诞生大大加快了频率综合器数字化的进程，目前设计的大多数高性能ADFS已经可以与模拟频率综合器的性能相比拟，但是却具有更为简易的设计过程、更小的面积和更低的功耗。截至目前，所有的ADFS电路结构均是基于锁相环架构实现的，但是该系统结构面临一个无法避免的设计难题：可变相位累加器(VPA，VariablePhaseAccumulator)和参考相位累加器(RPA，ReferencePhaseAccumulator)属于连续型数字相位累加器，由于数字累加器的位长是有限的，因此当数控振荡器(DCO，Digital-ControlOscillator)的初始输出频率与预期的输出频率相差较大，且锁相环的环路带宽较小时(比例积分滤波器中的比例因子和积分因子设置的较小，导致系统的反馈速率较小)，两个累加器存在异步溢出的情况(对于abit的累加器，模糊值为2a，如果在一个系统同步时钟周期内出现多次异步溢出的情况，则模糊值为2ab，其中b为异步溢出次数)，从而导致两者差值(相位误差)存在模糊的情况，在环路中引入较大的脉冲波动，延长环路的锁定时间，严重时甚至还会引起环路的失锁。对于单次异步溢出的情况，通常可以采用模糊补偿单元(模糊补偿单元的工作原理是根据输入的系统相位误差，与预先设置的阈值进行判断，进而根据模糊值补偿系统相位误差并输出实际系统相位误差)避免系统相位误差中脉冲波动的产生，但是采用此种补偿方法必须仔细设计累加器的位宽以及环路滤波器的系数，并进行多次边沿情况的仿真加以验证，避免在一个系统同步时钟周期内出现累加器的多次异步溢出情况，否则模糊补偿单元仍然无法完全避免系统相位误差中脉冲波动的产生，这无疑会大大增加设计的工作量，尤其是在设计具有宽频率输出范围的全数字频率综合器时。
技术实现思路
基于此，有必要针对上述技术问题，提供一种能够解决基于锁相环架构的全数字频率综合器中相位差值模糊导致环路锁定时间延长甚至环路无法锁定问题的锁频环型全数字频率综合器。一种锁频环型全数字频率综合器，包括：鉴频器模块、频率积分模块以及频率调谐模块；所述鉴频器模块、所述频率积分模块以及所述频率调谐模块依次连接，所述频率调谐模块的输出端的输出端信号反馈至所述鉴频器模块；所述鉴频器模块包括：可变频率计数器，所述可变频率计数器连接所述频率调谐模块的输出端，并对所述输出端信号的输出频率进行计数，并且与频率控制字比较，得到整数频率误差；时间数字转换器，所述时间数字转换器用于分别标定当前时刻与上一时刻输入参考频率信号在系统同步信号上升沿时刻超前所述输出端信号的时间量，根据所述时间量的差值对所述输出端信号的周期进行归一化，得到小数频率误差；所述鉴频器模块还用于将所述整数频率误差与所述小数频率误差相加后得到系统频率误差；所述频率积分模块用于接收所述系统频率误差，对所述系统频率误差进行累加并限幅，得到系统相位误差；所述频率调谐模块用于接收所述系统相位误差，并对所述系统相位误差进行处理，得到输出端信号并输出。在其中一个实施例中，所述可变频率计数器包括：m级前置分频器与串行进位二进制计数器；所述m级前置的分频器将所述输出端信号的频率下降2m倍，并提供高比特位的计数结果；所述串行进位二进制计数器对所述m级前置分频器的输出频率信号进行累加，并提供低比特位的技术结果。在其中一个实施例中，所述可变频率计数器的内部触发器为真单向时钟结构触发器。在其中一个实施例中，真单向时钟结构触发器为带触发复位功能的真单向时钟D触发器；所述真单向时钟D触发器还包括：反相器和与门，所述输出端信号输入所述反相器进行反相以及延迟操作，所述反相器的输出端与与门的输入端连接；所述输出端信号与所述反相器的输出端输出的信号在所述与门中进行与操作生成高电平复位脉冲，所述高电平复位脉冲用于复位所述真单向时钟D触发器。在其中一个实施例中，所述可变频率计数器的内部触发器采用电流模式逻辑结构实现。在其中一个实施例中，所述鉴频器模块还包括：重定时单元，所述重定时单元用于根据所述输出端信号和所述输入参考频率信号生成与所述输入参考频率信号频率一致的所述系统同步信号。在其中一个实施例中，所述频率积分模块包括：限幅累加器，所述限幅累加器用于对所述系统频率误差进行积分与限幅，得到系统相位误差。在其中一个实施例中，所述频率调谐模块包括：依次连接的数字环路滤波器和数控振荡器；所述数字环路滤波器接收所述系统相位误差，对所述系统相位误差进行滤波处理后生成整数数字频率调谐字和小数数字频率调谐字；所述数控振荡器根据所述整数数字频率调谐字和所述小数数字频率调谐字，对所述输出端信号的输出频率进行调谐，完成锁定。上述锁频环型全数字频率综合器，在保证功能和性能与传统的锁相环型全数字频率综合器相同的情况下，锁频环型全数字频率综合器利用具有累加清零功能的可变频率计数器代替锁相环型全数字频率综合器中的连续相位累加器(VPA和RPA)可以完全避免锁相环型全数字频率综合器中VPA和RPA的异步溢出情况，彻底杜绝锁相环型全数字频率综合器锁定过程中脉冲波动的产生，增加环路锁定的稳定性，具有更高的可靠性。附图说明图1为一个实施例中锁频环型全数字频率综合器的示意性结构图；图2为一个实施例中时间数字转换器的工作原理图；图3为一个实施例中可变频率计数器的结构示意图；图4为一个实施例中具有触发复位功能真单向时钟D触发器的结构示意图；图5为另一个实施例中锁频环型全数字频率综合器的结构示意图；图6为一个实施例中可变频率计数器计数结果以及频率误差的仿真图。具体实施方式为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施本文档来自技高网...

【技术保护点】
1.一种锁频环型全数字频率综合器，其特征在于，包括：/n鉴频器模块、频率积分模块以及频率调谐模块；/n所述鉴频器模块、所述频率积分模块以及所述频率调谐模块依次连接，所述频率调谐模块的输出端的输出端信号反馈至所述鉴频器模块；/n所述鉴频器模块包括：/n可变频率计数器，所述可变频率计数器连接所述频率调谐模块的输出端，并对所述输出端信号的输出频率进行计数，并且与频率控制字比较，得到整数频率误差；/n时间数字转换器，所述时间数字转换器用于分别标定当前时刻与上一时刻输入参考频率信号在系统同步信号上升沿时刻超前所述输出端信号的时间量，根据所述时间量的差值对所述输出端信号的周期进行归一化，得到小数频率误差；/n所述鉴频器模块还用于将所述整数频率误差与所述小数频率误差相加后得到系统频率误差；/n所述频率积分模块用于接收所述系统频率误差，对所述系统频率误差进行累加并限幅，得到系统相位误差；/n所述频率调谐模块用于接收所述系统相位误差，并对所述系统相位误差进行处理，得到输出端信号并输出。/n

【技术特征摘要】
1.一种锁频环型全数字频率综合器，其特征在于，包括：
鉴频器模块、频率积分模块以及频率调谐模块；
所述鉴频器模块、所述频率积分模块以及所述频率调谐模块依次连接，所述频率调谐模块的输出端的输出端信号反馈至所述鉴频器模块；
所述鉴频器模块包括：
可变频率计数器，所述可变频率计数器连接所述频率调谐模块的输出端，并对所述输出端信号的输出频率进行计数，并且与频率控制字比较，得到整数频率误差；
时间数字转换器，所述时间数字转换器用于分别标定当前时刻与上一时刻输入参考频率信号在系统同步信号上升沿时刻超前所述输出端信号的时间量，根据所述时间量的差值对所述输出端信号的周期进行归一化，得到小数频率误差；
所述鉴频器模块还用于将所述整数频率误差与所述小数频率误差相加后得到系统频率误差；
所述频率积分模块用于接收所述系统频率误差，对所述系统频率误差进行累加并限幅，得到系统相位误差；
所述频率调谐模块用于接收所述系统相位误差，并对所述系统相位误差进行处理，得到输出端信号并输出。


2.根据权利要求1所述的锁频环型全数字频率综合器，其特征在于，所述可变频率计数器包括：m级前置分频器与串行进位二进制计数器；
所述m级前置分频器将所述输出端信号的频率下降2m倍，并提供高比特位的计数结果；所述串行进位二进制计数器对所述m级前置分频器的输出频率信号进行累加，并提供低比特位的计数结果。


3.根据权利要求1所述的锁频环型全数字频率综合器，其特征在于，所述可变频率计数器的内部触发器为真单向时钟结构触发器。


4...

【专利技术属性】
技术研发人员：李松亭，陈利虎，赵勇，杨磊，宋新，白玉铸，
申请(专利权)人：中国人民解放军国防科技大学，
类型：发明
国别省市：湖南;43