Embodiments of the present disclosure relate to systems on chip. The system on chip includes a plurality of processing systems and a channel circuit system serving for the processing system. The channel circuit system includes a clock sprinkler circuit, a clock source, a first and second direction data path circuit systems. The clock sprinkler is a clock signal that propagates from the source to all destinations in the first direction only. The first direction data path circuit system includes a plurality of first direction data triggers and a first direction combinational logic serving the data flow in the first direction. The second direction data path circuit system includes a plurality of second direction data triggers and a second direction combination logic serving the data flow in the second direction. The clock / data offset in the second direction is greater than that in the first direction, the first direction data trigger is located based on the clock / data offset in the first direction, and the second direction data trigger is located based on the clock / data offset in the second direction.
【技术实现步骤摘要】
片上系统有关申请的交叉引用本美国专利申请要求根据35U.S.C.§119(e)的于2018年1月3日提交的标题为“BUS/CLOCKSTRUCTUREFORSYSTEMONACHIP”的美国临时申请第62/613,089号的优先权，该临时申请通过引用全部并入本文，并且出于所有目的构成本美国专利申请的一部分。
本公开涉及一种包括多个单独的处理系统的片上系统(SoC)；更具体地，涉及一种在SoC的多个单独的处理系统之间和在SoC的多个单独的处理系统之中形成的通道电路系统。
技术介绍
图1A是图示了包括被设置在单个集成电路上的多个处理系统102A至102L的现有技术的SoC100的框图。处理系统102A至102L中的每一个都执行对应的处理功能。通道位于多个处理系统102A至102L之中和多个处理系统102A至102L之间。被包含在通道中的通道电路系统104为多个处理系统102A至102L之间的数据传输服务，并且可以执行附加的处理功能。多个处理系统102A至102L和通道电路系统104中的所有系统都需要一个或...
【技术保护点】
1.一种片上系统，其特征在于，包括：/n多个处理系统；以及/n通道电路系统，被耦合至所述多个处理系统、并且驻留在所述多个处理系统中，所述通道电路系统包括：/n时钟洒水器电路，包括主时钟支路；/n时钟源，被耦合至所述主时钟支路的第一端，所述时钟源将时钟信号耦合至所述主时钟支路的所述第一端，并且所述时钟信号在第一方向上、沿着所述主时钟支路从所述主时钟支路的所述第一端朝向所述主时钟支路的第二端传播；/n第一方向数据路径电路系统，包括：/n多个第一方向数据触发器，由所述时钟洒水器电路计时、并且为所述第一方向数据中的数据流服务；以及/n第一方向组合逻辑，被互相耦合至所述多个第一方向数...
【技术特征摘要】
20180103 US 62/613,089;20180509 US 15/974,7851.一种片上系统，其特征在于，包括：
多个处理系统；以及
通道电路系统，被耦合至所述多个处理系统、并且驻留在所述多个处理系统中，所述通道电路系统包括：
时钟洒水器电路，包括主时钟支路；
时钟源，被耦合至所述主时钟支路的第一端，所述时钟源将时钟信号耦合至所述主时钟支路的所述第一端，并且所述时钟信号在第一方向上、沿着所述主时钟支路从所述主时钟支路的所述第一端朝向所述主时钟支路的第二端传播；
第一方向数据路径电路系统，包括：
多个第一方向数据触发器，由所述时钟洒水器电路计时、并且为所述第一方向数据中的数据流服务；以及
第一方向组合逻辑，被互相耦合至所述多个第一方向数据触发器、并且为所述第一方向上的数据流服务；以及
第二方向数据路径电路系统，包括：
多个第二方向数据触发器，由所述时钟洒水器电路计时、并且为与所述第一方向相对的第二方向上的数据流服务；以及
第二方向组合逻辑，被互相耦合至所述多个第二方向数据触发器、并且为所述第二方向上的数据流服务。
2.根据权利要求1所述的片上系统，其中：
所述时钟信号在所述第一方向上的传播引入沿着所述主时钟支路的时钟偏移；
第一数据在所述第一方向数据路径电路系统上的传播引入沿着所述第一方向数据路径电路系统的第一数据延迟；
所述多个第一方向数据触发器的放置基于所述时钟偏移、以及沿着所述第一方向数据路径电路系统的所述第一数据延迟而被确定；
第二数据在所述第二方向数据路径电路系统上的传播引入沿着所述第二方向数据路径电路系统的第二数据延迟；以及
所述多个第二方向数据触发器的放置基于所述时钟偏移、以及沿着所述第二方向数据路径电路系统的所述第二数据延迟而被确定。
3.根据权利要求1所述的片上系统，其中：
所述第二方向上的时钟/数据偏移大于所述第一方向上的时钟/数据偏移；
所述第一方向数据触发器基于所述第一方向上的所述时钟/数据偏移而被定位；以及
所述第二方向数据触发器基于所述第二方向上的所述时钟/数据偏移而被定位。
4.根据权利要求1所述的片上系统，其中：
所述多个处理系统在半导体裸片上具有相应的多个处理系统区域；
所述通道电路系统驻留在所述半导体裸片上的通道电路系统区域中；以及
所述通道电路系统区域和所述相应的多个处理系统区域是不重叠的。
5.根据权利要求1所述的片上系统，其中所述时钟洒水器电路还包括多个时钟驱动器，并且在降低功率模式操作期间，所述多个时钟驱动器中的一些时钟驱动器被禁用。
6.根据权利要求1所述的片上系统，其中所述多个处理系统中的处理系统包括基于所述时钟信号的本地时钟域。
7.根据权利要求1所述的片上系统，其中：
所述时钟洒水器电路还包括：
时钟洒水器连接，被耦合至所述主时钟支路的所述第二端；以及
多个辅时钟支路；并且
针对所述多个辅时钟支路中的每个辅时钟支路，所述第一方向数据路径电路系统还包括第一方向辅数据路径电路系统，所述第一方向辅数据路径电路系统具有：
多个第一方向辅数据触发器，由对应的辅时钟支路计时、并且为所述第一方向数据中的数据流服务；以及
第一方向辅组合逻辑，被耦合至所述多个第一方向辅数据触发器、并且为所述第一方向上的数据流服务；并且
针对所述多个辅时钟支路中的每个辅时钟支路，所述第二方向数据路径电路系统还包括第二方向辅数据路径电路系统，所述第二方向辅数据路径电路系统具有：
多个第二方向辅数据触发器，由所述对应的辅时钟支路计时、并且为所述第二方向数据中的数据流服务；以及
第二方向辅组合逻辑，被耦合至所述多个第二方向辅数据触发器、并且为所述第二方向上的数据流服务。
8.根据权利要求7所述的片上系统，其中：
所述时钟信号通过所述时钟洒水器连接、并且沿着所述多个辅时钟支路中的每个辅时钟支路在所述第一方向上传播，从而引入沿着所述多个辅时钟支路中的每个辅时钟支路的时钟偏移；
第一数据在所述第一方向辅数据路径电路系统上的传播引入第一辅数据延迟；
所述多个第一方向辅数据触发器的放置基于沿着所述多个辅时钟支路的所述时钟偏移、以及所述第一辅数据延迟而被确定；
第二数据在所述第二方向辅数据路径电路系统上的传播引入第二辅数据延迟；以及
所述多个第二方向辅数据触发器的放置基于沿着所述多个辅时钟支路的所述时钟偏移、以及所述第二辅数据延迟而被确定。
9.根据权利要求8所述的片上系统，其中：
所述时钟洒水器电路还包括：
时钟洒水器子连接，被耦合至辅时钟支路的所述第二端；以及
多个子辅时钟支路；并且
针对所述多个子辅时钟支路中的每个子辅时钟支路，所述第一方向数据路径电路系统还包括：
多个第一方向子辅数据触发器，由对应的子辅时钟支路计时、并且为所述第一方向数据中的数据流服务；以及
第一方向子辅组...
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