一种基于FPGA实现的多通道高速采样数据同步校准方法技术

本发明专利技术公开了一种基于FPGA实现的多通道高速采样数据同步校准方法，属于数字信号处理领域，本发明专利技术一种基于FPGA实现的多通道高速采样数据同步校准方法，是一种针对多通道高速采样所实施的通道间采样数据进行同步校准和实施的方法，其有效解决了多通道高速ADC采样后通道间的数据同步问题，本发明专利技术方法是在FPGA内部实现的，以FIFO进行采样缓存校准和具体同步过程实现的处理方法，实时响应、速率快、效率高，且不依赖于硬件平台，不对依赖现有硬件的采样时钟或ADC内核参数进行改变，不对现有硬件产生影响，而是在高速采样后端，在信号处理分析之前进行的同步校准。

A synchronous calibration method of multichannel high speed sampling data based on FPGA

The invention discloses a multi-channel high-speed sampling data synchronous calibration method based on FPGA, belonging to the field of digital signal processing. The invention is a multi-channel high-speed sampling data synchronous calibration method based on FPGA, which is a method for synchronous calibration and implementation of inter channel sampling data implemented for multi-channel high-speed sampling, which effectively solves the multi-channel high-speed AD The method of the invention is implemented in FPGA. The method of the invention is based on FIFO to calibrate the sampling buffer and realize the specific synchronization process. It has the advantages of real-time response, fast speed and high efficiency, and it does not depend on the hardware platform, does not depend on the existing hardware to change the sampling clock or ADC core parameters, does not affect the existing hardware, but is high Fast sampling back end, synchronous calibration before signal processing and analysis.

【技术实现步骤摘要】
一种基于FPGA实现的多通道高速采样数据同步校准方法
本专利技术属于数字信号处理领域，具体涉及一种基于FPGA实现的多通道高速采样数据同步校准方法。
技术介绍
随着芯片集成设计技术和加工工艺的进步，目前GSPS以上高速采样的应用情况在大带宽信号分析中越来越普遍，而高速采样系统由于采样率高，前端模拟部分、采样部分、后端信号处理部分的设计实现难度大，要求高，且实时数据量大，给信号的实时处理分析带来很大负担。而在实际的应用中，由于使用需要，多通道高速采样的情况也越来越普遍，在多通道高速采样应用中，除了以上高速带来的问题，还存在由于设计差异、加工差异、处理过程偏差等带来的多通道间的同步性问题，而对于多通道采样的使用情况，通道间的同步性能往往是整个采集系统性能的关键环节，所以同步性能是多通道高速采样信号分析设计的难题。目前，多通道采样同步实施在硬件实施方面由于设计布局、加工工艺等方面的限制，还没有办法保证多个通道间做到完全的一致性要求，通道间总会有偏差存在。而在软件实施方面，由于数据速率高、数据量大，只能通过大存储设备将数据进行部分存储，然后再进行后续的分析处理，无法满足实时性同步处理要求。现有技术存在如下缺点：由于设计加工工艺等方面的限制，多通道间的差异性在硬件实施方面目前已没有办法进行调整。在采样的操作过程中，目前有通过调节通路间采样时钟的相位关系来调节数据同步偏差的操作方法，但调节采样时钟的相位，只能对一个采样时钟周期进行调节，调节范围较窄，只能解决一些特定的情况。并且，采样时钟相位调节也会带来采样时钟间的不同步问题，同样在后续的通道信号分析处理中，显露由于时钟偏差而带来的通道间时钟域异步处理的问题。还有通过调节ADC内部通道延时设置来改善多通道间的同步性能的措施，但ADC内部通道延时设置的可调节容量同样比较窄，一般也在一个最大采样时钟周期左右，无法满足通道间偏差较大的情况。并且有些ADC内部没有通道延时调节功能，需要视ADC具体器件功能情况而使用。还有将采集的多通道高速采样数据先进行存储，然后再通过上位机软件进行后续分析的措施，这种方法不但会造成存储的硬件成本增加，同时也无法满足信号实时处理的要求，只能通过上位机软件后续进行通道间数据的同步处理再分析，也增加了软件方面的工作量。
技术实现思路
针对现有技术中存在的上述技术问题，本专利技术提出了一种基于FPGA实现的多通道高速采样数据同步校准方法，设计合理，克服了现有技术的不足，具有良好的效果。为了实现上述目的，本专利技术采用如下技术方案：一种基于FPGA实现的多通道高速采样数据同步校准方法，按照如下步骤进行：步骤1：对于给定的n通道高速采集系统，设各通道的高速ADC采样频率为fs，校准测试信号频率为fb，设各通道的FIFO缓存深度为m，通道信号电平判别基准值为V；在各通道的ADC及采样时钟均正常工作的情况下，给各通道输入同步校准测试信号，进行各通道数据采样，假设输入各通道的同步校准测试信号完全同步，则在FPGA的各通道存满一次FIFO数据后暂停接收ADC数据，然后进入步骤2；步骤2：对n个通道缓存的、每个通道的m点次FIFO数据，依通道信号电平判别基准值V，进行信号上升沿的判别处理，得到每个通道信号上升沿t时刻处的数据样点位置，并计算确定各个通道中上升沿位置t时刻的数据样点在FIFO中缓存的实际样点长度L1、L2...Ln-1、Ln，然后进入步骤3；步骤3：通过循环比较，确定L1、L2...Ln-1、Ln中的最小值和最大值，最小值记为Lmix，最大值记为Lmax，然后进入步骤4；步骤4：将L1、L2...Ln-1、Ln的长度依次缩减Lmix，形成新的各通道的FIFO缓存深度，记为L’1、L’2...L’n-1、L’n；然后进入步骤5；步骤5：按照L’1、L’2...L’n-1、L’n的缓存深度，设计各通道的FIFO缓存长度，完成整个多通道高速采样数据的同步校准。优选地，步骤1中所述的各通道FIFO缓存深度m需满足条件：优选地，在步骤2中，具体按照如下步骤进行：步骤2.1：设i为通道索引，令i＝1；设c为通道缓存数据索引；进入步骤2.2；步骤2.2：获取i索引通道的m点次深度FIFO数据，令c＝1，进入步骤2.3；步骤2.3：获取c索引的通道FIFO数据sc，进入步骤2.4；步骤2.4：判断通道FIFO数据sc与通道信号电平判别基准值V的大小；若：判断结果是sc小于V，则令c加1，然后进入步骤2.5；或判断结果是sc大于或者等于V，则令Li＝m-c，令i加1，然后进入步骤2.6；步骤2.5：判断通道缓存数据索引c与FIFO缓存深度m的大小；若：判断结果是c大于m，则令Li＝0，令i加1，然后进入步骤2.6；或判断结果是c小于或者等于m，则返回步骤2.3；步骤2.6：判断通道索引i与通道数n的大小；若：判断结果是i小于或者等于n，则返回步骤2.2；或判断结果是i大于n，则整个求取L1、L2...Ln-1、Ln的过程结束。优选地，在步骤3中，具体按照如下步骤进行：步骤3.1：设j为L1、L2...Ln-1、Ln的索引，令j＝2，令Lmix＝L1，Lmax＝L1，进入步骤3.2；步骤3.2：获取j的索引数据Lj，然后进入步骤3.3；步骤3.3：分别判断索引数据Lj与最小值Lmix、最大值Lmax的大小；若：判断结果是Lj小于或者等于Lmix，则令Lmix＝Lj；判断结果是Lj大于或者等于Lmax，则令Lmax＝Lj；然后令j加1，然后进入步骤3.4；或判断结果是Lj大于Lmix或者Lj小于Lmax，则令j加1，然后进入步骤3.4；步骤3.4：判断j与通道数n的大小；若：判断结果是j小于或者等于n，则返回步骤3.2；或判断结果是j大于n，则求取过程完成。优选地，步骤4中所述的L’1、L’2...L’n-1、L’n的值为相应的L1、L2...Ln-1、Ln的值减去Lmix后的值。优选地，在采集系统每次硬启动后，因需要填充FIFO来达到各通道同步调整的目的，FPGA里各通路FIFO输出的前L个数据是不同步的，需要舍弃，在延时L个数据后各通道FIFO缓存输出的数据达到一致同步性，再接收FIFO输出的数据，提供给后端处理。优选地，L＝Lmax-Lmix。优选地，通道信号电平判别基准值V应小于校准测试信号的最大幅度，且大于校准测试信号的最小幅度。优选地，校准测试信号频率fb至少小于通道高速ADC采样频率fs的十分之一。本专利技术所带来的有益技术效果：本专利技术一种基于FPGA实现的多通道高速采样数据同步校准方法，是一种针对多通道高速采样所实施的通道间采样数据进行同步校准和实施的方法，其有效解决了多通道高速ADC采样后通道间的数据同步问题，本专利技术方法是在FPGA内部实现的，以FIFO进行采样缓存校准和本文档来自技高网...

【技术保护点】
1.一种基于FPGA实现的多通道高速采样数据同步校准方法，其特征在于：按照如下步骤进行：/n步骤1：对于给定的n通道高速采集系统，设各通道的高速ADC采样频率为f

【技术特征摘要】
1.一种基于FPGA实现的多通道高速采样数据同步校准方法，其特征在于：按照如下步骤进行：
步骤1：对于给定的n通道高速采集系统，设各通道的高速ADC采样频率为fs，校准测试信号频率为fb，设各通道的FIFO缓存深度为m，通道信号电平判别基准值为V；在各通道的ADC及采样时钟均正常工作的情况下，给各通道输入同步校准测试信号，进行各通道数据采样，假设输入各通道的同步校准测试信号完全同步，则在FPGA的各通道存满一次FIFO数据后暂停接收ADC数据，然后进入步骤2；
步骤2：对n个通道缓存的、每个通道的m点次FIFO数据，依通道信号电平判别基准值V，进行信号上升沿的判别处理，得到每个通道信号上升沿t时刻处的数据样点位置，并计算确定各个通道中上升沿位置t时刻的数据样点在FIFO中缓存的实际样点长度L1、L2...Ln-1、Ln，然后进入步骤3；
步骤3：通过循环比较，确定L1、L2...Ln-1、Ln中的最小值和最大值，最小值记为Lmix，最大值记为Lmax，然后进入步骤4；
步骤4：将L1、L2...Ln-1、Ln的长度依次缩减Lmix，形成新的各通道的FIFO缓存深度，记为L’1、L’2...L’n-1、L’n；然后进入步骤5；
步骤5：按照L’1、L’2...L’n-1、L’n的缓存深度，设计各通道的FIFO缓存长度，完成整个多通道高速采样数据的同步校准。


2.根据权利要求1所述的基于FPGA实现的多通道高速采样数据同步校准方法，其特征在于：步骤1中所述的各通道FIFO缓存深度m需满足条件：


3.根据权利要求1所述的基于FPGA实现的多通道高速采样数据同步校准方法，其特征在于：在步骤2中，具体按照如下步骤进行：
步骤2.1：设i为通道索引，令i＝1；设c为通道缓存数据索引；进入步骤2.2；
步骤2.2：获取i索引通道的m点次深度FIFO数据，令c＝1，进入步骤2.3；
步骤2.3：获取c索引的通道FIFO数据sc，进入步骤2.4；
步骤2.4：判断通道FIFO数据sc与通道信号电平判别基准值V的大小；
若：判断结果是sc小于V，则令c加1，然后进入步骤2.5；
或判断结果是sc大于或者等于V，则令Li＝m-c，令i加1，然后进入步骤2.6；
步骤2.5：判断通道缓存数据索引c与FIFO缓存深度m的大小；
若：判断结果是c大于m，则令Li＝0，令i加1，然后进入步骤2.6；<...

【专利技术属性】
技术研发人员：白月胜，盛楠，王元恺，王国栋，王守雷，
申请(专利权)人：中国电子科技集团公司第四十一研究所，
类型：发明
国别省市：山东;37