The invention relates to a DAC feedback phase-locked loop of RF millimeter wave sub sampling cascade, which comprises a first stage phase-locked loop and a second stage phase-locked loop, wherein the first stage phase-locked loop is used to realize the function of M-Frequency division, including a frequency division module and a digital analog converter, the frequency division module is used to divide the input signal, and the divided signal is the clock of the digital analog converter Signal, the digital to analog converter as the feedback circuit outputs the first feedback signal according to the clock signal; the second phase-locked loop is used to realize the function of N-frequency division; the input end of the second phase-locked loop is connected with the output end of the first phase-locked loop, so that the DAC feedback phase-locked loop realizes the function of M * N-frequency division, where m and N are integers \u2265 1.
【技术实现步骤摘要】
一种射频毫米波亚采样级联的DAC反馈锁相环
本专利技术属于模数混合集成电路
，具体涉及一种射频毫米波亚采样级联的DAC反馈锁相环。
技术介绍
锁相环就是锁定相位的反馈环路，它是一种典型的反馈控制电路，它利用外部输入的参考信号控制环路内部振荡信号的频率和相位，实现输出信号频率对输入信号频率的自动跟踪，一般用于闭环跟踪电路。较差的杂散和相位噪声会导致相邻通道信号的频谱混叠，降低信噪比，随着5G的发展，业界对锁相环的频率和相位噪声要求越来越高。传统锁相环的结构如图1所示，它的主要模块包括鉴相器(PhaseDetector，PD)、低通滤波器和压控振荡器(voltage-controlledoscillator，VCO)。鉴相器具有两个输入信号，分别是参考信号以及VCO的输出信号，鉴相器把参考信号和VCO输出信号的相位差信号转换成电压信号，并将电压信号传送至低通滤波器，低通滤波器滤除掉高频杂波后，剩下的就是VCO的控制信号。因此，锁相环的输出信号经过分频后不断地与参考信号进行对比，然后改变VCO的振荡频率，直到两个信号的频率相同，锁相环就进入了锁定状态。并且在锁定状态，由于外部的干扰造成的VCO输出发生变化也会及时反馈到VCO的控制电压上及时改正，最终得到一个稳定的输出信号。常用的鉴相器包括乘法器型鉴相器、异或门型鉴相器、时序型鉴相器以及鉴频鉴相器(PhaseFrequencyDetector，PFD)。其中，PFD的输入信号之间存在的频率差会对输出信号产生贡献，加快环路的捕获过程，使环路没有捕获范围的...
【技术保护点】
1.一种射频毫米波亚采样级联的DAC反馈锁相环，其特征在于，包括：第一级锁相环(1)和第二级锁相环(2)，其中，/n所述第一级锁相环(1)用于实现m分频的功能，包括分频模块(106)和数字模拟转换器(107)，所述分频模块(106)用于对输入信号进行分频，分频后的信号作为所述数字模拟转换器(107)的时钟信号，所述数字模拟转换器(107)作为反馈电路根据所述时钟信号输出第一反馈信号；/n所述第二级锁相环(2)用于实现n分频的功能；/n所述第二级锁相环(2)的输入端与所述第一级锁相环(1)的输出端连接，使得所述DAC反馈锁相环实现m*n分频的功能，其中m、n均为≥1的整数。/n
【技术特征摘要】
1.一种射频毫米波亚采样级联的DAC反馈锁相环，其特征在于，包括：第一级锁相环(1)和第二级锁相环(2)，其中，
所述第一级锁相环(1)用于实现m分频的功能，包括分频模块(106)和数字模拟转换器(107)，所述分频模块(106)用于对输入信号进行分频，分频后的信号作为所述数字模拟转换器(107)的时钟信号，所述数字模拟转换器(107)作为反馈电路根据所述时钟信号输出第一反馈信号；
所述第二级锁相环(2)用于实现n分频的功能；
所述第二级锁相环(2)的输入端与所述第一级锁相环(1)的输出端连接，使得所述DAC反馈锁相环实现m*n分频的功能，其中m、n均为≥1的整数。
2.根据权利要求1所述的射频毫米波亚采样级联的DAC反馈锁相环，其特征在于，所述第一级锁相环(1)包括依次连接形成环路的第一亚采样鉴相器(101)、第一放大器(102)、第一电压/电流转换放大器(103)、第一低通滤波器(104)、第一压控振荡器(105)、所述分频模块(106)和所述数字模拟转换器(107)，其中，
所述第一亚采样鉴相器(101)用于根据外部的参考信号和所述数字模拟转换器(107)输出的所述第一反馈信号，产生第一相位差信号，所述第一相位差信号依次经过所述第一放大器(102)、所述第一电压/电流转换放大器(103)和所述第一低通滤波器(104)得到第一控制信号，所述第一控制信号调节所述第一压控振荡器(105)的输出信号频率。
3.根据权利要求2所述的射频毫米波亚采样级联的DAC反馈锁相环，其特征在于，所述第二级锁相环(2)包括依次连接形成环路的第二亚采样鉴相器(201)、第二放大器(202)、第二电压/电流转换放大器(203)、第二低通滤波器(204)和第二压控振荡器(205)，其中，
所述第二亚采样鉴相器(201)的输入端连接所述第一压控振荡器(105)的输出端；
所述第二亚采样鉴相器(201)用于根据所述第一压控振荡器(105)的输出信号和所述第二压控振荡器(205)输出的第二反馈信号，产生第二相位差信号，所述第二相位差信号依次经过所述第二放大器(202)、所述第二电压/电流转换放大器(203)和所述第二低通滤波器(204)得到第二控制信号，所述第二控制信号调节所述第二压控振荡器(205)的输出信号频率，所述第二压控振荡器(205)的输出信号作为所述DAC反馈锁相环的输出信号。
4.根据权利要求3所述的射频毫米波亚采样级联的DAC反馈锁相环，其特征在于，所述第一亚采样鉴相器(101)和所述第二亚采样鉴相器(201)的结构相同，均包括：第一NMOS管(Mn1)、第二NMOS管(Mn2)、第三NMOS管(Mn3)、第四NMOS管(Mn4)、第五NMOS管(Mn5)、第六NMOS管(Mn6)、第七NMOS管(Mn7)、第八NMOS管(Mn8)、第九NMOS管(Mn9)、第十NMOS管(Mn10)、第十一NMOS管(Mn11)、第十二NMOS管(Mn12)、第一电容(C1)、第二电容(C2)、第三电容(C3)、第四电容(C4)、第一选择器(MUX1)和第二选择器(MUX2)，其中，
所述第一NMOS管(Mn1)的源极作为第一输入端(In1)且连接所述第四NMOS管(Mn4)的源极，所述第一NMOS管(Mn1)的漏极连接所述第二NMOS管(Mn2)的源极，所述第一NMOS管(Mn1)的栅极作为第二输入端(In2)；
所述第二NMOS管(Mn2)的漏极分别连接所述第二NMOS管(Mn2)的源极以及所述第一选择器(MUX1)，所述第二NMOS管(Mn2)的栅极作为第三输入端(In3)，所述第一电容(C1)连接在所述第二NMOS管(Mn2)的漏极与接地端(GND)之间；
所述第三NMOS管(Mn3)的源极连接所述第五NMOS管(Mn5)的源极，所述第三NMOS管(Mn3)的漏极连接所述第二NMOS管(Mn2)的源极，所述第三NMOS管(Mn3)的栅极连接接地端(GND)；
所述第四NMOS管(Mn4)的漏极连接所述第五NMOS管(Mn5)的漏极，所述第四NMOS管(Mn4)的栅极连接接地端(GND)；
所述第五NMOS管(Mn5)的源极作为第四输入端(In4)且连接所述第七NMOS管(Mn7)的源极，所述第五NMOS管(Mn5)的漏极连接所述...
【专利技术属性】
技术研发人员：刘马良，肖金海，朱樟明，杨银堂，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：陕西;61
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