移位寄存器单元及其驱动方法、栅极驱动电路及显示装置制造方法及图纸

一种移位寄存器单元及其驱动方法、栅极驱动电路及显示装置，该移位寄存器单元包括第一输入电路、输出电路和第一输出下拉电路。所述第一输入电路配置为响应于第一时钟信号对上拉节点进行充电，以及响应于所述第一时钟信号对所述上拉节点进行复位；所述输出电路配置为在所述上拉节点的电平的控制下，将第二时钟信号输出至输出端；所述第一输出下拉电路配置为响应于第三时钟信号对所述输出端进行降噪。该移位寄存器单元中的晶体管数量少，不需要额外的信号即可实现预充电的功能，电路结构简化，有利于实现窄边框和高分辨率。

Shift register unit and its driving method, gate driving circuit and display device

The shift register unit includes a first input circuit, an output circuit and a first output pull-down circuit. The first input circuit is configured to charge the pull-up node in response to the first clock signal and reset the pull-up node in response to the first clock signal; the output circuit is configured to output the second clock signal to the output terminal under the control of the level of the pull-up node; the first output pull-down circuit is configured to respond to the third clock signal pair The output terminal carries out noise reduction. The number of transistors in the shift register unit is small, and the function of precharge can be realized without additional signals. The circuit structure is simplified, which is conducive to the realization of narrow frame and high resolution.

【技术实现步骤摘要】
移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
本公开的实施例涉及一种移位寄存器单元及其驱动方法、栅极驱动电路及显示装置。
技术介绍
在显示
，例如液晶显示面板的像素阵列通常包括多行栅线和与之交错的多列数据线。对栅线的驱动可以通过栅极驱动电路实现。例如，栅极驱动电路可以通过绑定的集成驱动电路实现。近几年随着非晶硅薄膜晶体管或氧化物薄膜晶体管制备工艺的不断提高，也可以将栅极驱动电路直接集成在薄膜晶体管阵列基板上构成GOA(Gate-driverOnArray)来对栅线进行驱动。例如，可以采用由多个级联的移位寄存器单元构成的GOA为像素阵列的多行栅线提供开关态电压信号，从而例如控制多行栅线依序打开，并且同时由数据线向像素阵列中对应行的像素单元提供数据信号，以在各像素单元形成显示图像的各灰阶所需要的灰度电压，进而显示一帧图像。目前的显示面板越来越多地采用GOA技术来对栅线进行驱动。GOA技术有助于实现窄边框，并且可以降低生产成本。
技术实现思路
本公开至少一个实施例提供一种移位寄存器单元，包括第一输入电路、输出电路和第一输出下拉电路；其中，所述第一输入电路配置为响应于第一时钟信号对上拉节点进行充电，以及响应于所述第一时钟信号对所述上拉节点进行复位；所述输出电路配置为在所述上拉节点的电平的控制下，将第二时钟信号输出至输出端；所述第一输出下拉电路配置为响应于第三时钟信号对所述输出端进行降噪。例如，在本公开一实施例提供的移位寄存器单元包括第二输入电路，其中，所述第二输入电路配置为响应于第四时钟信号对所述上拉节点进行降噪。例如，在本公开一实施例提供的移位寄存器单元包括第一下拉节点控制电路、第二下拉节点控制电路和第二输出下拉电路；其中，所述第一下拉节点控制电路配置为在所述上拉节点的电平的控制下，对下拉节点的电平进行控制；所述第二下拉节点控制电路配置为响应于所述第二时钟信号对所述下拉节点的电平进行控制；所述第二输出下拉电路配置为在所述下拉节点的电平的控制下，对所述输出端进行降噪。例如，在本公开一实施例提供的移位寄存器单元中，所述第一输入电路包括第一晶体管；所述第一晶体管的栅极配置为和第一时钟信号端连接以接收所述第一时钟信号，所述第一晶体管的第一极配置为和第一输入端连接以接收第一输入信号，所述第一晶体管的第二极配置为和所述上拉节点连接。例如，在本公开一实施例提供的移位寄存器单元中，所述输出电路包括第二晶体管和第一电容；所述第二晶体管的栅极配置为和所述上拉节点连接，所述第二晶体管的第一极配置为和第二时钟信号端连接以接收所述第二时钟信号，所述第二晶体管的第二极配置为和所述输出端连接；所述第一电容的第一极配置为和所述第二晶体管的栅极连接，所述第一电容的第二极配置为和所述第二晶体管的第二极连接。例如，在本公开一实施例提供的移位寄存器单元中，所述第一输出下拉电路包括第三晶体管；所述第三晶体管的栅极配置为和第三时钟信号端连接以接收所述第三时钟信号，所述第三晶体管的第一极配置为和所述输出端连接，所述第三晶体管的第二极配置为和第一电压端连接以接收第一电压。例如，在本公开一实施例提供的移位寄存器单元中，所述第二输入电路包括第四晶体管；所述第四晶体管的栅极配置为和第四时钟信号端连接以接收所述第四时钟信号，所述第四晶体管的第一极配置为和所述上拉节点连接，所述第四晶体管的第二极配置为和第二输入端连接以接收第二输入信号。例如，在本公开一实施例提供的移位寄存器单元中，所述第一下拉节点控制电路包括第五晶体管；所述第五晶体管的栅极配置为和所述上拉节点连接，所述第五晶体管的第一极配置为和所述下拉节点连接，所述第五晶体管的第二极配置为和第一电压端连接以接收第一电压。例如，在本公开一实施例提供的移位寄存器单元中，所述第二下拉节点控制电路包括第二电容；所述第二电容的第一极配置为和所述下拉节点连接，所述第二电容的第二极配置为和第二时钟信号端连接以接收所述第二时钟信号。例如，在本公开一实施例提供的移位寄存器单元中，所述第二输出下拉电路包括第六晶体管；所述第六晶体管的栅极配置为和所述下拉节点连接，所述第六晶体管的第一极配置为和所述输出端连接，所述第六晶体管的第二极配置为和第一电压端连接以接收第一电压。本公开至少一个实施例还提供一种栅极驱动电路，包括本公开任一实施例所述的移位寄存器单元。例如，在本公开一实施例提供的栅极驱动电路包括第一时钟信号线、第二时钟信号线、第三时钟信号线和第四时钟信号线；其中，在所述移位寄存器单元包括所述第二输入电路的情形下，所述移位寄存器单元还包括第一时钟信号端、第二时钟信号端、第三时钟信号端和第四时钟信号端，分别用于将所述第一至第四时钟信号输入所述第一输入电路、所述输出电路、所述第一输出下拉电路和所述第二输入电路；第4n-3级移位寄存器单元的第一时钟信号端和所述第一时钟信号线连接，第二时钟信号端和所述第二时钟信号线连接，第三时钟信号端和所述第三时钟信号线连接，第四时钟信号端和所述第四时钟信号线连接；第4n-2级移位寄存器单元的第一时钟信号端和所述第二时钟信号线连接，第二时钟信号端和所述第四时钟信号线连接，第三时钟信号端和所述第一时钟信号线连接，第四时钟信号端和所述第三时钟信号线连接；第4n-1级移位寄存器单元的第一时钟信号端和所述第四时钟信号线连接，第二时钟信号端和所述第三时钟信号线连接，第三时钟信号端和所述第二时钟信号线连接，第四时钟信号端和所述第一时钟信号线连接；第4n级移位寄存器单元的第一时钟信号端和所述第三时钟信号线连接，第二时钟信号端和所述第一时钟信号线连接，第三时钟信号端和所述第四时钟信号线连接，第四时钟信号端和所述第二时钟信号线连接；n为大于0的整数。本公开至少一个实施例还提供一种显示装置，包括本公开任一实施例所述的栅极驱动电路。本公开至少一个实施例还提供一种本公开任一实施例所述的移位寄存器单元的驱动方法，在所述移位寄存器单元包括第二输出下拉电路的情形下，所述驱动方法包括：第一阶段，所述第一输入电路响应于所述第一时钟信号对所述上拉节点充电至第一电平，所述输出电路输出所述第二时钟信号的低电平至所述输出端；第二阶段，所述输出电路输出所述第二时钟信号的高电平至所述输出端；第三阶段，所述输出电路输出所述第二时钟信号的高电平至所述输出端；第四阶段，所述输出电路输出所述第二时钟信号的低电平至所述输出端，且所述第一输出下拉电路响应于所述第三时钟信号对所述输出端进行降噪；第五阶段，所述第一输入电路响应于所述第一时钟信号对所述上拉节点进行复位，所述第一输出下拉电路响应于所述第三时钟信号对所述输出端进行降噪；第六阶段，所述第一输入电路响应于所述第一时钟信号对所述上拉节点进行复位，所述第二输出下拉电路在所述下拉节点的电平的控制下对所述输出端进行降噪。例如，在本公开一实施例提供的移位寄存器单元的驱动方法中，在所述移位寄存器单元还包括第二输入电路的情况下，所述驱动方法还包括：第七阶段，所述第二输入电路响应于第四时钟信号对所述上拉节点进行降噪，所述第二输出下拉电路本文档来自技高网...

【技术保护点】
1.一种移位寄存器单元，包括第一输入电路、输出电路和第一输出下拉电路；其中，/n所述第一输入电路配置为响应于第一时钟信号对上拉节点进行充电，以及响应于所述第一时钟信号对所述上拉节点进行复位；/n所述输出电路配置为在所述上拉节点的电平的控制下，将第二时钟信号输出至输出端；/n所述第一输出下拉电路配置为响应于第三时钟信号对所述输出端进行降噪。/n

【技术特征摘要】
1.一种移位寄存器单元，包括第一输入电路、输出电路和第一输出下拉电路；其中，
所述第一输入电路配置为响应于第一时钟信号对上拉节点进行充电，以及响应于所述第一时钟信号对所述上拉节点进行复位；
所述输出电路配置为在所述上拉节点的电平的控制下，将第二时钟信号输出至输出端；
所述第一输出下拉电路配置为响应于第三时钟信号对所述输出端进行降噪。


2.根据权利要求1所述的移位寄存器单元，还包括第二输入电路，其中，所述第二输入电路配置为响应于第四时钟信号对所述上拉节点进行降噪。


3.根据权利要求1所述的移位寄存器单元，还包括第一下拉节点控制电路、第二下拉节点控制电路和第二输出下拉电路；其中，
所述第一下拉节点控制电路配置为在所述上拉节点的电平的控制下，对下拉节点的电平进行控制；
所述第二下拉节点控制电路配置为响应于所述第二时钟信号对所述下拉节点的电平进行控制；
所述第二输出下拉电路配置为在所述下拉节点的电平的控制下，对所述输出端进行降噪。


4.根据权利要求1-3任一所述的移位寄存器单元，其中，所述第一输入电路包括第一晶体管；
所述第一晶体管的栅极配置为和第一时钟信号端连接以接收所述第一时钟信号，所述第一晶体管的第一极配置为和第一输入端连接以接收第一输入信号，所述第一晶体管的第二极配置为和所述上拉节点连接。


5.根据权利要求1-3任一所述的移位寄存器单元，其中，所述输出电路包括第二晶体管和第一电容；
所述第二晶体管的栅极配置为和所述上拉节点连接，所述第二晶体管的第一极配置为和第二时钟信号端连接以接收所述第二时钟信号，所述第二晶体管的第二极配置为和所述输出端连接；
所述第一电容的第一极配置为和所述第二晶体管的栅极连接，所述第一电容的第二极配置为和所述第二晶体管的第二极连接。


6.根据权利要求1-3任一所述的移位寄存器单元，其中，所述第一输出下拉电路包括第三晶体管；
所述第三晶体管的栅极配置为和第三时钟信号端连接以接收所述第三时钟信号，所述第三晶体管的第一极配置为和所述输出端连接，所述第三晶体管的第二极配置为和第一电压端连接以接收第一电压。


7.根据权利要求2或3所述的移位寄存器单元，其中，所述第二输入电路包括第四晶体管；
所述第四晶体管的栅极配置为和第四时钟信号端连接以接收所述第四时钟信号，所述第四晶体管的第一极配置为和所述上拉节点连接，所述第四晶体管的第二极配置为和第二输入端连接以接收第二输入信号。


8.根据权利要求3所述的移位寄存器单元，其中，所述第一下拉节点控制电路包括第五晶体管；
所述第五晶体管的栅极配置为和所述上拉节点连接，所述第五晶体管的第一极配置为和所述下拉节点连接，所述第五晶体管的第二极配置为和第一电压端连接以接收第一电压。


9.根据权利要求3所述的移位寄存器单元，其中，所述第二下拉节点控制电路包括第二电容；
所述第二电容的第一极配置为和所述下拉节点连接，所述第二电容的第二极配置为和第二时钟信号端连接以接收所述第二时钟信号。


10.根据权利要求3所述的移位寄存器单元，其中，所述第二输出下拉电路包括第六晶体管；
所述第六晶体管的栅极配置为和所述下拉节点连接，所述第六晶体管的第一极配置为和所述输出端连接，所述第六晶体管的第二极配置为和第一电压端连接以接收第一电压。


11.一种栅极驱动电路，包括如权利要求1-10任一所述的移位寄存器单元。


12.根据权利要求11所述的栅极驱动电路，还包括第一时钟信号线、第二时钟信号线、第三时钟信号线和第四时钟信号线；其中，
在所述移位寄存器单元包括所述第二输入电路的情形下，所述移位寄存器单元还包括第一时钟信号端、第二时钟信号端、第三时钟信号端和第四时钟信号端，分别用于将所述第一至第四时钟信号输入所述第一输入电路、所述输出电路、所述第一输出下拉电路和所述第二输入电路；
第4n-3级移位寄存器单元的第一时钟信号端和所述第一时钟信号线连接，第二时钟信号端和所述第二时钟信号线连接，第三时钟信号端和所述第三时钟信号线连接，第四时钟信号端和所述第四时钟信号线连接...

【专利技术属性】
技术研发人员：罗皓，胡理科，
申请(专利权)人：京东方科技集团股份有限公司，成都京东方光电科技有限公司，
类型：发明
国别省市：北京;11