带有动态冻结比特的极化编码制造技术

本发明专利技术涉及编码设备和方法以及解码设备和方法，其中编码设备包括第一编码器FC(31)，用于通过在m个极化编码块(31_1，31_2)中，针对包括冻结比特和非冻结比特的m个FC输入比特序列，生成m个FC输出比特序列，其中m大于或等于2。在所述m个极化编码块的第i个极化编码块中，至少一个冻结比特通过跨编码块间的动态冻结约束基于至少一个非冻结比特。

Polarization coding with dynamic frozen bits

The invention relates to an encoding device and method as well as a decoding device and method, wherein the encoding device includes a first encoder FC (31), which is used to generate m FC output bit sequences for M FC input bit sequences including frozen bits and non frozen bits in M polarization encoding blocks (31_, 31_), wherein m is greater than or equal to 2. In the i-th polarization coding block of the m-polarization coding blocks, at least one frozen bit is based on at least one non frozen bit by dynamic freezing constraints across the coding blocks.

【技术实现步骤摘要】
【国外来华专利技术】带有动态冻结比特的极化编码
本专利技术涉及一种编码设备，设置为通过执行m个极化编码步骤，生成m个极化编码输出比特序列，其中m等于或大于2。另外，本专利技术涉及对应的编码方法。本专利技术还涉及一种解码设备，设置为通过执行m个极化解码步骤，对极化编码比特流进行解码。另外，本专利技术涉及对应的解码方法。
技术介绍
编码在通信技术中变得越来越重要。随着通信技术在日常生活的若干领域的日益实施，数据和数据传输的安全性至关重要。通信过程中涉及的设备、装置和系统必须能够以快速有效且同时避免编码错误的方式分别实现数据或信息的编码。高性能和高可靠性是期望从编码获得的关键特性。最近，极化码已被开发为前向纠错(forwarderrorcorrection，FEC)方案。通过使用极化码，可以获得二进制输入离散无记忆信道的容量。然而，使用极化码编码的传统编码器是非系统的，即编码器的输入序列未出现在编码器的输出端。系统码是任何纠错码，其中输入数据，即信息比特，嵌入在编码输出端中。因此，输入序列(即分别为输入数据或信息比特)出现在编码器的输出端。系统码具有以下优点：奇偶校验数据或奇偶校验比特分别可以简单地附加到源块，并且如果正确接收，则接收器不需要恢复原始源符号。例如，如果纠错编码与哈希函数结合，用于快速确定所接收的源符号的正确性，或者在擦除中出现错误并且因此接收的符号总是正确的情况下，这是有助益的。此外，为了诸如同步和监测之类的工程目的，期望获得对所接收的源符号的合理的良好估计，而不经历稍后的可能在远程站点执行的冗长的解码过程。<br>此外，如果期望多级解码，例如，由于改进性能的优点和/或由于方便的不等错误保护(unequalerrorprotection，UEP)的优点，需要系统编码。此外，如果考虑和需要概率整形(probabilisticshaping，PS)，例如，由于容量增加的优点，同样需要系统编码器。PS的技术在上一次引起了更多关注，特别是因为容量增加的优点。另外，为了获得加性高斯白噪声(additivewhiteGaussiannoise，AWGN)信道容量，发送符号必须是高斯分布的，这只能在实际系统中近似。对于高阶调制，使用均匀分布的正交幅度调制(quadratureamplitudemodulation，QAM)符号导致高达1.53dB的整形损耗。可以证明，通过使用概率整形可以几乎完全消除整形损耗，其中QAM符号遵循近似离散的高斯分布。极化码被称为具有良好性能的容量实现码。因此，需要允许极化码的有效编码的方法，其可与需要系统编码的其他应用结合，例如，上述具有比特级别的多级解码、PS等的高阶调制。
技术实现思路
本专利技术的目的是提供一种改进的编码和解码设备以及改进的编码和解码方法。特别地，本专利技术的目的是提供一种使用多个极化编码步骤的极化编码设备和方法，以及使用多个极化解码步骤的极化解码设备和方法。这些设备和方法应该特别地与需要系统编码的应用相结合，例如，上述具有比特级别的多级解码、PS等的高阶调制。通过所附独立权利要求提供的解决方案实现了本专利技术的目的。本专利技术的有利实现方式在对应的从属权利要求、说明书和/或所附附图中进一步限定。本专利技术的构思是通过使用极化编码以系统方式提供m个输入比特序列的编码，例如具有m个编码步骤的多级编码。根据本专利技术的构思，m个输入比特序列被依次编码，m大于或等于2(m≥2)。通过本专利技术的编码，优选地，待编码的数据/信息的比特出现在码字的特定位置。m个输入比特序列中的每一个输入比特序列由极化码编码。用于m个输入比特序列的极化编码的极化码优选为不同的。因此，对于m个输入比特序列中的每一个输入比特序列，使用特定的极化编码块。m个输入比特序列的极化码优选地是共同构建的，并且整个码被设计为包括冻结比特和非冻结比特。待发送的信息被分配在非冻结比特上，并且冻结比特优选地被设置成预定义的值。术语“非冻结比特”和“冻结比特”在极化编码的背景中是公知的。在本专利技术的上述构思中，至少在一个极化编码步骤中，至少一个冻结比特基于至少一个非冻结比特。这被称为“动态冻结”。例如，在一个极化编码块中使用的非冻结比特可以用作后面极化编码块的冻结比特。根据第一方面，一种编码设备，包括：第一编码器(firstencoder，FC)，用于通过对包括冻结比特和非冻结比特的m个FC输入比特序列执行m个极化编码步骤，生成m个FC输出比特序列，其中m≥2，并且其中在所述m个极化编码步骤的第i个极化编码步骤中，至少一个冻结比特基于至少一个非冻结比特。因此，第一方面的编码设备使用相依码。这些相依码更容易被解码，并且解码变得更加鲁棒，因为它们(部分地)基于冗余信息。“极化编码步骤”表示输入比特序列由诸如FC的专用极化编码块中的单个极化码处理。极化码是在输入比特序列的输入比特集合上执行的，该集合包括至少一个冻结比特和至少一个非冻结比特。在所述第一方面的实现形式中，在所述第i个极化编码步骤中，第i个FC输入比特序列的至少一个冻结比特基于第j个FC输入比特序列，其中j＜i。因此，顺序解码变得可能，因为较早解码步骤的结果可以用于例如解码设备的不同极化解码块中的后续解码步骤。在所述第一方面的另一实现形式中，j＝1和/或j＝i-1。在所述第一方面的另一实现形式中，所述编码设备包括后编码器(LT)，所述后编码器LT用于通过线性变换将所述m个FC输出比特序列映射到m个系统输出比特序列。所述线性变换可以有利地用于获得格雷(Gray)码序列(例如，通过标签变换)。在所述第一方面的另一实现形式中，所述编码设备包括预编码器(precoder，PC)，所述预编码器PC用于将系统输入比特序列映射到所述m个FC输入比特序列。在所述第一方面的另一实现形式中，所述PC包括所述FC输入比特序列到FC输出比特序列或所述系统输出比特序列的映射的逆处理。在所述第一方面的另一实现形式中，所述PC用于映射所述系统输入比特序列的比特，使得所述比特出现在所述m个系统输出比特序列中的预定义位置。所述预定义位置可以使得所述系统输入比特序列的比特以相同的顺序出现在所述系统输出比特序列中。在所述第一方面的另一实现形式中，所述PC用于映射所述系统输入比特序列，使得所述m个系统输出比特序列包括所述序列的至少一个子序列。因此，例如，PC输入序列到所述m个系统输出比特序列的完整且系统的映射是可能的。在所述第一方面的另一实现形式中，所述PC用于映射所述系统输入比特序列的比特，使得奇偶校验比特出现在预定义位置，特别是第m个系统输出比特序列。这允许有效地实现映射。在根据所述第一方面的前述实现形式的另一实现中，所述编码设备用于通过使用在所述第m个极化编码步骤之前执行的所述m-1个极化编码步骤中编码的m-1个编码信息比特序列，生成所述奇偶校验比特。在所述第一方面的另一实现形式中，所述编码设备包括整形编码器(shapingencoder，SC)，所述整形编码器SC用于将输入比特本文档来自技高网...

【技术保护点】
1.一种编码设备(1)，包括：/n第一编码器FC(11，31，41)，用于：/n通过对包括冻结比特和非冻结比特的m个FC输入比特序列执行m个极化编码步骤，生成m个FC输出比特序列，/n其中m≥2，并且/n其中，在所述m个极化编码步骤的第i个极化编码步骤中，至少一个冻结比特基于至少一个非冻结比特。/n

【技术特征摘要】
【国外来华专利技术】1.一种编码设备(1)，包括：
第一编码器FC(11，31，41)，用于：
通过对包括冻结比特和非冻结比特的m个FC输入比特序列执行m个极化编码步骤，生成m个FC输出比特序列，
其中m≥2，并且
其中，在所述m个极化编码步骤的第i个极化编码步骤中，至少一个冻结比特基于至少一个非冻结比特。


2.如权利要求1所述的编码设备(1)，其中在所述第i个极化编码步骤中，第i个FC输入比特序列的至少一个冻结比特基于第j个FC输入比特序列，其中j<i。


3.如权利要求2所述的编码设备(1)，其中j＝1和/或j＝i-1。


4.如前述权利要求中任一项所述的编码设备(1)，包括后编码器LT(32，42)，所述后编码器LT(32，42)用于通过线性变换将所述m个FC输出比特序列映射到m个系统输出比特序列。


5.如前述权利要求中任一项所述的编码设备(1)，包括预编码器PC(33，43)，所述预编码器PC(33，43)用于将系统输入比特序列映射到所述m个FC输入比特序列。


6.如前述权利要求所述的编码设备(1)，其中，所述PC(33，43)包括所述FC输入比特序列到FC输出比特序列或所述系统输出比特序列的映射的逆处理。


7.如权利要求6所述的编码设备(1)，其中，所述PC(33，43)用于映射所述系统输入比特序列的比特，使得所述比特出现在所述m个系统输出比特序列中的预定义位置。


8.如权利要求5至7中任一项所述的编码设备(1)，其中，所述PC(33，43)用于映射所述系统输入比特序列，使得所述m个系统输出比特序列包括所述序列的至少一个子...

【专利技术属性】
技术研发人员：托比亚斯·普林茨，袁沛鸿，乔治·波特瑞，格哈德·克莱默，欧纽尔凯·伊斯坎，罗纳尔多·伯恩克，许文，
申请(专利权)人：杜塞尔多夫华为技术有限公司，慕尼黑工业大学，
类型：发明
国别省市：德国;DE