The utility model discloses a TS stream IP package receiving and analyzing system, which comprises an interconnected FPGA and an Ethernet PHY chip. The input end of the Ethernet PHY chip is connected with a gigabit network port, which is used to send the received TS stream IP package to the FPGA. The FPGA includes a MAC module, an IP / UDP / RTP analyzing module and a TS cache control module, which are successively connected by communication. The FPGA also includes a clock management module The clock management module is used to control the clock signals of the TS buffer control module, IP / UDP / RTP parsing module, MAC module and ARP module, and the ARP module communicates with the MAC module. The utility model adopts the FPGA pure hardware mode, which has the characteristics of high stability, low cost, flexible transplantation, etc.
【技术实现步骤摘要】
一种TS流IP封装包接收解析系统
本技术涉及IP数据包解析
,具体的说,是一种TS流IP封装包接收解析系统。
技术介绍
随着信息化技术的不断提高,全IP化传输和接收已成为传统TS流业务的重要技术手段,能实现对TS流数据IP封装包的接收、解析,恢复成TS流的方法就显得尤为重要。目前实现对TS流IP封装包接收解析的技术方案主要有软件实现方式以及硬件加部分软件实现方式,利用CPU芯片或CPU芯片+DSP(FPGA)芯片实现,这些方法主要存在对CPU性能要求高、移植成本高、实现方法不灵活。
技术实现思路
本技术的目的在于提供一种TS流IP封装包接收解析系统,用于解决现有技术中用硬件加软件实现对TS流IP封装包接收解析移植成本高、实现方法不灵活的问题。本技术通过下述技术方案解决上述问题:一种TS流IP封装包接收解析系统,包括互相连接的FPGA和以太网PHY芯片,所述以太网PHY芯片的输入端与千兆网口连接,用于将接收的TS流IP封装包送至所述FPGA,所述FPGA包括依次通信连接的MAC模块、IP/UDP/RTP解析模块和TS缓存控制模块,FPGA还包括时钟管理模块和ARP模块,所述时钟管理模块用于控制所述TS缓冲控制模块、IP/UDP/RTP解析模块、MAC模块和ARP模块的时钟信号,所述ARP模块与MAC模块通信连接。进一步地,所述时钟管理模块提供25MHz或125MHz时钟输出。本技术与现有技术相比,具有以下优点及有益效果:(1)本技术采用FPGA纯硬件方式,具 ...
【技术保护点】
1.一种TS流IP封装包接收解析系统,其特征在于,包括互相连接的FPGA和以太网PHY芯片,所述以太网PHY芯片的输入端与千兆网口连接,用于将接收的TS流IP封装包送至所述FPGA,所述FPGA包括依次通信连接的MAC模块、IP/UDP/RTP解析模块和TS缓存控制模块,FPGA还包括时钟管理模块和ARP模块,所述时钟管理模块用于控制所述TS缓冲控制模块、IP/UDP/RTP解析模块、MAC模块和ARP模块的时钟信号,所述ARP模块与MAC模块通信连接。/n
【技术特征摘要】
1.一种TS流IP封装包接收解析系统,其特征在于,包括互相连接的FPGA和以太网PHY芯片,所述以太网PHY芯片的输入端与千兆网口连接,用于将接收的TS流IP封装包送至所述FPGA,所述FPGA包括依次通信连接的MAC模块、IP/UDP/RTP解析模块和TS缓存控制模块,FPGA还包括时钟管理模块和A...
【专利技术属性】
技术研发人员:杨军,刘平,魏晋静,樊康铃,卢剑平,张建新,肖佳琳,刘学芹,郑茂,
申请(专利权)人:四川九州电子科技股份有限公司,
类型:新型
国别省市:四川;51
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