一种避免周跳的快速锁定锁相环电路制造技术

本发明专利技术公开了一种避免周跳的快速锁定锁相环电路，属于集成电路技术领域，该快速锁定锁相环电路包括：鉴频鉴相器、电荷泵、中间级电路、环路滤波器、压控振荡器、分频器。所述鉴频鉴相器、电荷泵、中间级电路、环路滤波器以及压控振荡器依次连接；所述压控振荡器的输出OUT连接分频器的输入IN端，所述分频器的输出OUT端与鉴频鉴相器的输入IN端连接，形成反馈通路。本发明专利技术通过调整VCO的初始输出频率，从而避免当环路启动时VCO的输出时钟频率与期望频率之间，即参考时钟频率与反馈时钟频率之间过于接近，使得环路发生周跳时，锁定时间大幅度延长。

A fast lock-in PLL circuit to avoid cycle slip

The invention discloses a fast locking phase-locked loop circuit to avoid cycle hopping, which belongs to the technical field of integrated circuit. The fast locking phase-locked loop circuit includes: frequency discriminator, charge pump, intermediate circuit, loop filter, voltage controlled oscillator and frequency divider. The frequency discriminator, charge pump, intermediate circuit, loop filter and voltage controlled oscillator are successively connected; the output out of the voltage controlled oscillator is connected with the input in end of the frequency divider, and the output out end of the frequency divider is connected with the input in end of the frequency discriminator to form a feedback path. By adjusting the initial output frequency of the VCO, the invention avoids that when the loop is started, the output clock frequency of the VCO is too close to the expected frequency, that is, the reference clock frequency is too close to the feedback clock frequency, so that the locking time is greatly extended when the loop has a cycle jump.

【技术实现步骤摘要】
一种避免周跳的快速锁定锁相环电路
本专利技术属于集成电路
，具体地涉及一种避免周跳的快速锁定锁相环电路。
技术介绍
锁相环(phaselockedloop)是一种频率控制系统，在电路设计中的应用非常广泛，包括时钟产生、时钟恢复、抖动与噪声降低、频率合成等等。而PLL的操作都是基于参考时钟信号和压控振荡器(VCO)输出时钟信号的反馈之间的相位差进行的。而周跳则指的是当反馈时钟频率小于参考时钟频率，此时理应是进行充电的，但由于参考时钟的相位落后于反馈时钟，使得电荷泵反而对环路滤波器进行放电。又或者是反过来当反馈时钟频率大于参考时钟频率，此时理应是进行放电的，但由于参考时钟的相位领先于反馈时钟，使得电荷泵反而对环路滤波器进行充电。这一现象往往发生在环路启动，或者频率跳变时。而倘若参考时钟频率与反馈时钟频率非常接近，则此时电荷泵在每一个周期内的平均流出或流入的电流是非常小的，相应的VCO的控制电压Vc和VCO的输出频率的变化也是非常小的。这就导致参考时钟与反馈时钟之间的相位变化变得缓慢，从而使得环路锁定时间大大增加，特别是在Kvco以及环路带宽较小的系统中，这一情况尤为严重。而在传统的设计中，为了加快环路锁定的速度，避免因为周跳导致的环路锁定时间的大大延长，会在锁定过程中，通过在电荷泵中增加额外的电流来增加环路带宽，降低环路锁定的时间，并在环路锁定后再将额外的电荷泵关闭。这样既降低了环路锁定后的环路带宽，从而降低系统的输出噪声，又加快了环路锁定的过程。但这同样也在一定程度上增加了系统的功耗，增加了电路的复杂度。
技术实现思路
.本专利技术的目的在于不增加电路复杂度以及系统功耗的情况下，提供一种避免周跳的快速锁定锁相环电路。本专利技术不同于传统的避免周跳的锁相环电路，其中并没有增加额外的电荷泵，而是通过调整环路启动时，VCO的初始控制电压来改变VCO的初始输出频率，使其与期望频率有一定的差距，并给出10-20个参考时钟周期的时间使参考时钟的相位确实领先于或者落后于反馈时钟。从而避免上述的由于参考时钟频率与反馈时钟频率过于接近而导致在锁定过程中两者之间的相位变化过于缓慢，使得锁定时间大大增加的情况。为实现上述目的，本专利技术是通过以下技术方案实现的：一种避免周跳的快速锁定锁相环电路，所述快速锁定锁相环电路包括：鉴频鉴相器、电荷泵、中间级电路、环路滤波器、压控振荡器、分频器。所述鉴频鉴相器的输出OP端连接电荷泵的输入IP端，所述鉴频鉴相器的输出ON端连接电荷泵的输入IN端；所述电荷泵的输出端连接中间级电路的输入IN端，中间级电路的输出端连接环路滤波器的输入端，所述环路滤波器的输出端连接压控振荡器的输入端，所述压控振荡器的输出端连接分频器的输入端，所述分频器的输出端与鉴频鉴相器的输入IN端连接，形成反馈通路。进一步地，所述中间级电路中包括：电源、第一分压电阻R1、第二分压电阻R2、反相器、第一传输门T1、第二传输门T2、计数器Counter、NMOS开关M1。所述第二传输门T2的一端与电荷泵的输出端连接；所述中间级电路的一个端口与反相器连接，所述反相器与计数器Counter的一个输入端连接，所述计数器Counter的输出端与NMOS开关M1的栅极G端连接，所述NMOS开关M1的源极S端接地；所述中间级电路的另一个端口与计数器Counter的另一个输入端连接；所述电源与第一分压电阻R1连接，第一分压电阻R1和第二分压电阻R2串联，第二分压电阻R2接地；所述第一分压电阻R1、第二分压电阻R2的输出端与所述第一传输门T1的一端连接。所述第一传输门T1的另一端、NMOS开关M1的漏极D端、第二传输门T2的另一端与所述环路滤波器的输入端连接。进一步地，OPEN_LOOP控制信号由所述中间级电路的一个端口输入，经所述反相器后得到OPEN_LOOP_N信号。所述OPEN_LOOP控制信号、OPEN_LOOP_N信号共同控制着第一传输门T1和第二传输门T2的开关，以及计数器Counter。当控制信号OPEN_LOOP为高电平时，所述第一传输门T1关闭，第二传输门T2打开时，此时所述反馈通路处于正常锁定状态，所述电荷泵与环路滤波器经过第二传输门T2直接相连，所述环路滤波器输出电压信号Vc，即为压控振荡器的控制电压。而当OPEN_LOOP为低电平时，第一传输门T1打开，第二传输门T2关闭，此时环路处于自动频率校准以及避免周跳状态，所述电源将电压信号VDD传输给第一分压电阻R1和第二分压电阻R2，所述第一分压电阻R1和第二分压电阻R2输出VDD/2的电压信号，同时计数器Counter的输出信号PLUSE为低电平，即NMOS开关M1的栅极G电压为低电平，处于关断状态，所述第一分压电阻R1和第二分压电阻R2通过第一传输门T1对所述环路滤波器连接，所述环路滤波器输出电压信号Vc＝VDD/2，即为压控振荡器的控制电压。当控制信号OPEN_LOOP由低电平跳变为高电平时，计数器Counter开始工作，同时，参考时钟信号CLK_REF通过中间级电路的另一个端口输入到计数器Counter作为其时钟信号，此时计数器Counter计数时，计数器Counter输出信号PLUSE为高电平，NMOS开关M1打开，此时所述NMOS开关M1的漏端D与环路滤波器连接，所述环路滤波器的输入电压信号LPF_IN为0，即压控振荡器的控制电压Vc＝0。当计数器Counter完成计数后，其输出信号PLUSE重新变为低电平，NMOS开关M1关断，此时第一传输门T1关闭，第二传输门T2打开，电荷泵与环路滤波器经过第二传输门T2直接相连，所述环路滤波器输出电压信号Vc，即为压控振荡器的控制电压。本专利技术的有益效果在于，本专利技术所提出的一种避免周跳的快速锁定锁相环电路，其在不增加电路复杂度和系统功耗的情况下，在电荷泵与环路滤波器之间增加了中间电路。中间电路起到两个作用，一是在自动频率校准(AutomaticFrequencyCalibration)过程中，将VCO从环路中断开，控制Vc在VDD/2，通过自动频率校准模块选取VCO的调谐曲线，使其与期望频率最为接近。二是当环路预启动后，重新联通环路，并提供一个10-20个参考时钟周期的低电位Vc，则对应的VCO输出频率将小于期望频率。同时，由于参考时钟频率>反馈时钟频率，因此经过数个参考时钟周期的时间后，确保参考时钟的相位会领先于反馈始终的相位。这就保证了当中间电路释放Vc，环路真正启动时，反馈时钟信号的频率小于参考时钟信号，且其相位落后于参考时钟，电荷泵对环路滤波器充电以提高VCO的输出频率。这就避免了在电路启动时，周跳现象的发生，以及在此基础上由于参考时钟频率与反馈时钟频率不一致但相差甚小而导致的环路锁定时间大大增加。通过改变环路启动时，VCO的初始频率，来确保反馈时钟信号CLK_DIV与参考时钟信号CLK_REF的相位处于正确的前后关系，以此来主动避免周跳现象的发生。以及避免了由于环路启动时，由于输出时钟频率与期望时钟频率过于接近，而导致环路陷入异常锁定状态的情况，实现了锁相环的快速锁定。附图说明本文档来自技高网...

【技术保护点】
1.一种避免周跳的快速锁定锁相环电路，其特征在于：所述快速锁定锁相环电路包括：鉴频鉴相器、电荷泵、中间级电路、环路滤波器、压控振荡器、分频器。所述鉴频鉴相器的输出OP端连接电荷泵的输入IP端，所述鉴频鉴相器的输出ON端连接电荷泵的输入IN端；所述电荷泵的输出端连接中间级电路的输入IN端，中间级电路的输出端连接环路滤波器的输入端，所述环路滤波器的输出端连接压控振荡器的输入端，所述压控振荡器的输出端连接分频器的输入端，所述分频器的输出端与鉴频鉴相器的输入IN端连接，形成反馈通路。/n

【技术特征摘要】
1.一种避免周跳的快速锁定锁相环电路，其特征在于：所述快速锁定锁相环电路包括：鉴频鉴相器、电荷泵、中间级电路、环路滤波器、压控振荡器、分频器。所述鉴频鉴相器的输出OP端连接电荷泵的输入IP端，所述鉴频鉴相器的输出ON端连接电荷泵的输入IN端；所述电荷泵的输出端连接中间级电路的输入IN端，中间级电路的输出端连接环路滤波器的输入端，所述环路滤波器的输出端连接压控振荡器的输入端，所述压控振荡器的输出端连接分频器的输入端，所述分频器的输出端与鉴频鉴相器的输入IN端连接，形成反馈通路。


2.如权利要求1所述避免周跳的快速锁定锁相环电路，其特征在于，所述中间级电路中包括：电源、第一分压电阻R1、第二分压电阻R2、反相器、第一传输门T1、第二传输门T2、计数器Counter、NMOS开关M1。所述第二传输门T2的一端与电荷泵的输出端连接；所述中间级电路的一个端口与反相器连接，所述反相器与计数器Counter的一个输入端连接，所述计数器Counter的输出端与NMOS开关M1的栅极G端连接，所述NMOS开关M1的源极S端接地；所述中间级电路的另一个端口与计数器Counter的另一个输入端连接；所述电源与第一分压电阻R1连接，第一分压电阻R1和第二分压电阻R2串联，第二分压电阻R2接地；所述第一分压电阻R1、第二分压电阻R2的输出端与所述第一传输门T1的一端连接。所述第一传输门T1的另一端、NMOS开关M1的漏极D端、第二传输门T2的另一端与所述环路滤波器的输入端连接。


3.如权利要求1所述避免周跳的快速锁定锁相环电路，其特征在于，OPEN_LOOP控制信号由所述中间级电路的一个端口输入，经所述反相器后得到OPEN_LOOP_N信号。所述OPEN_...

【专利技术属性】
技术研发人员：徐志伟，陈姜波，刘嘉冰，聂辉，吕志浩，
申请(专利权)人：浙江大学，
类型：发明
国别省市：浙江;33