集成MOSFET和二极管的半导体装置及其制造方法制造方法及图纸

本发明专利技术公开集成MOSFET和二极管的半导体装置及其制造方法。MOSFET和二极管设置在同一半导体层上，半导体层具有第一面和第二面。MOSFET包括第一区和第二区，第一区包括第一阱区、第一源区、和第一栅区，第二区包括第二阱区、第二源区、和第二栅区。二极管设置在第一区和第二区之间，二极管包括第一肖特基区和第二肖特基区。第一肖特基区靠近第一区设置，第二肖特基区靠近第二区设置。半导体装置还包括电场调制区，电场调制区设置在第一肖特基区与第二肖特基区之间。本发明专利技术还提供了半导体装置的制造方法。根据本发明专利技术的半导体装置具有更好的电流能力、电压能力、可靠性以及更高的芯片集成度。

Semiconductor device with integrated MOSFET and diode and its manufacturing method

The invention discloses a semiconductor device integrating MOSFET and diode and a manufacturing method thereof. MOSFET and diode are arranged on the same semiconductor layer, and the semiconductor layer has a first side and a second side. MOSFET includes a first region and a second region, the first region includes a first well region, a first source region, and a first gate region, and the second region includes a second well region, a second source region, and a second gate region. The diode is arranged between the first region and the second region, and includes a first Schottky region and a second Schottky region. The first Schottky area is close to the first area, and the second Schottky area is close to the second area. The semiconductor device also includes an electric field modulation region arranged between the first and second Schottky regions. The invention also provides a manufacturing method of a semiconductor device. The semiconductor device according to the invention has better current capability, voltage capability, reliability and higher chip integration.

【技术实现步骤摘要】
集成MOSFET和二极管的半导体装置及其制造方法
本专利技术涉及半导体领域，更具体而言，涉及集成MOSFET和二极管的半导体装置及其制造方法。
技术介绍
半导体器件，例如碳化硅(SiC)二极管和金属-氧化物半导体场效应晶体管(MOSFET)，具有广泛的应用，例如可用于电动汽车的功率装置中。然而，现有器件结构存在诸多不足，例如现有的SiCMOSFET具有较高的开启电压,因而在许多应用常需要与反向并联的续流二极管一起使用。续流二极管不但会增加系统的体积和成本，而且还会导致输出电容和开关损耗增大。此外，MOSFET的栅介质层在高电场下容易击穿或失效，稳定性差，这对于器件性能是不利的。
技术实现思路
本专利技术提出集成MOSFET和二极管的半导体装置及其制造方法，以解决现有技术中上述一个或多个技术问题。根据本专利技术的一方面，提供一种集成MOSFET和二极管的半导体装置。MOSFET和二极管设置在同一半导体层上，半导体层具有第一导电类型，半导体层具有第一面和与第一面相对的第二面。MOSFET包括第一区和第二区，第一区包括第一阱区、第一源区、和第一栅区，第二区包括第二阱区、第二源区、和第二栅区。第一阱区和第二阱区具有第二导电类型。第一源区设置在第一阱区中并且具有第一导电类型。第二源区设置在第二阱区中并且具有第一导电类型。第一栅区与第一源区和第一阱区接触，第二栅区与第二源区和第二阱区接触。二极管设置在第一区和第二区之间，二极管包括第一肖特基区和第二肖特基区。第一肖特基区靠近第一区设置，第二肖特基区靠近第二区设置。第一肖特基区包括第一金属区，第一金属区设置在第一面上并且与半导体层形成肖特基接触。第二肖特基区包括第二金属区，第二金属区设置在第一面上并且与半导体层形成肖特基接触。半导体装置还包括电场调制区，电场调制区设置在第一肖特基区与第二肖特基区之间，电场调制区包括第三金属区和调制掺杂区，第三金属区设置在第一面上并且夹置在第一金属区与第二金属区之间，调制掺杂区设置在半导体层中并且从第一面朝向第二面的方向延伸。调制掺杂区具有第二导电类型，调制掺杂区设置在第三金属区下方并且与第三金属区形成低阻接触。第一源区、第二源区、第一金属区、第二金属区、以及第三金属区电学连接。半导体装置还包括漏电极区，漏电极区设置在第二面上并且与半导体层形成低阻接触。根据本专利技术的另一方面，提供一种制造集成MOSFET和二极管的半导体装置的方法。该方法提供半导体层，半导体层具有第一导电类型，半导体层具有第一面和与第一面相对的第二面。对第一面进行第一图案化处理，得到第一图案化第一面。通过第一图案化第一面，利用第二导电类型的杂质进行第一离子注入，形成第一阱区、第二阱区、以及中部杂质区。对第一面进行第二图案化处理，得到第二图案化第一面。通过第二图案化第一面，利用第二导电类型的杂质进行第二离子注入，形成第一阱接触区，第二阱接触区，和调制掺杂区，其中第一阱接触区位于第一阱区中，第二阱接触区位于第二阱区中，调制掺杂区通过对中部杂质区进行第二离子注入获得，调制掺杂区包括第一调制掺杂区和第二调制掺杂区，第一调制掺杂区的杂质浓度高于第二调制掺杂区的杂质浓度。对第一面进行第三图案化处理，得到第三图案化第一面。通过第三图案化第一面，利用第一导电类型的杂质进行第三离子注入，形成第一源区和第二源区，第一源区位于第一阱区中，第二源区位于第二阱区中。在第一面上形成第一栅区和第二栅区。在第一面上沉积第一金属层，从而形成第一源极接触部、第二源极接触部、第一金属区、第二金属区、第三金属区，其中第一源极接触部与第一源区形成低阻接触，第二源极接触部与第二源区形成低阻接触，第一金属区、第二金属区、和第三金属区位于第一栅区和第二栅区之间，第一金属区和第二金属区与半导体层形成肖特基接触，第三金属区夹置在第一金属区与第二金属区之间，第三金属区与第一调制掺杂区形成低阻接触。在第二面上沉积第二金属层，形成漏电极区。根据本专利技术的又一方面，提供一种制造集成MOSFET和二极管的半导体装置的方法。该方法提供半导体层，半导体层具有第一导电类型，半导体层具有第一面和与第一面相对的第二面。对第一面进行第一图案化处理，得到第一图案化第一面。通过第一图案化第一面，利用第二导电类型的杂质进行第一离子注入，形成第一阱区、第二阱区。对第一面进行第二图案化处理，得到第二图案化第一面。通过第二图案化第一面，利用第二导电类型的杂质进行第二离子注入，形成第一阱接触区，第二阱接触区，和调制掺杂区，其中第一阱接触区位于第一阱区中，第二阱接触区位于第二阱区中。对第一面进行第三图案化处理，得到第三图案化第一面。通过第三图案化第一面，利用第一导电类型的杂质进行第三离子注入，形成第一源区和第二源区，第一源区位于第一阱区中，第二源区位于第二阱区中。在第一面上形成第一栅区和第二栅区。在第一面上沉积第一金属层，从而形成第一源极接触部、第二源极接触部、第一金属区、第二金属区、第三金属区，其中第一源极接触部与第一源区形成低阻接触，第二源极接触部与第二源区形成低阻接触，第一金属区、第二金属区、和第三金属区位于第一栅区和第二栅区之间，第一金属区和第二金属区与半导体层形成肖特基接触，第三金属区夹置在第一金属区与第二金属区之间，第三金属区与调制掺杂区形成低阻接触。在第二面上沉积第二金属层，形成漏电极区。根据本专利技术的实施例的集成MOSFET和二极管的半导体装置及其制造方法具有许多优点。例如，根据本专利技术的一些实施例的半导体装置，可降低半导体装置的泄露电流，并能获得更低的反向转移电容和栅漏电荷。例如，根据本专利技术的一些实施例的半导体装置，包括JFET区，能降低半导体装置的体电阻，改善二极管和MOSFET二者的电流能力，从而改善整个半导体装置的电流能力。再者，由于MOSFET和二极管集成在一起，可减小外部电学互连，从而降低了功率损失，同时能够增加芯片集成度和利用率并且降低芯片成本。根据本专利技术的实施例的半导体装置因此具有更好的电流能力、电压能力、可靠性和成本效益。本专利技术的其他实施例和更多技术效果将在下文详述。附图说明多个实施例通过与之对应的附图进行示例性说明，这些示例性说明并不构成对实施例的限定。为方便计，相同或相似的元件在附图中采用相同或相似的附图标记，除非有特别说明，附图中的图不构成比例限制，其中，图1示出根据本专利技术的第一实施例的半导体装置的结构示意图；图2示出根据本专利技术的第二实施例的半导体装置的结构示意图；图3示出根据本专利技术的第三实施例的半导体装置的结构示意图；图4示出根据本专利技术的第四实施例的半导体装置的结构示意图；图5a-5j示出根据本专利技术的一些施例的半导体装置的制造方法。具体实施方式为了便于理解本专利技术，以下将结合相关附图描述多个示例性实施例。本领域技术人员要理解的是，本文实施例仅出于例示本专利技术的目的，而决非对本专利技术的限制。如本文所使用的，术语“低阻接触”指的是允许电荷容易运动或流动的电气接触。例如，欧姆接触即为典型的低阻接触。根据本专利技术的第一方面，图1示出根据本文档来自技高网...

【技术保护点】
1.一种集成MOSFET和二极管的半导体装置，其特征在于，所述MOSFET和二极管设置在同一半导体层上，所述半导体层具有第一导电类型，所述半导体层具有第一面和与所述第一面相对的第二面；/n所述MOSFET包括第一区和第二区，所述第一区包括第一阱区、第一源区、和第一栅区，所述第二区包括第二阱区、第二源区、和第二栅区，所述第一阱区和第二阱区具有第二导电类型，所述第一源区设置在所述第一阱区中并且具有第一导电类型，所述第二源区设置在所述第二阱区中并且具有第一导电类型，所述第一栅区与所述第一源区和第一阱区接触，所述第二栅区与所述第二源区和第二阱区接触；/n所述二极管设置在所述第一区和所述第二区之间，所述二极管包括第一肖特基区和第二肖特基区，所述第一肖特基区靠近所述第一区设置，所述第二肖特基区靠近所述第二区设置，所述第一肖特基区包括第一金属区，所述第一金属区设置在所述第一面上并且与所述半导体层形成肖特基接触，所述第二肖特基区包括第二金属区，所述第二金属区设置在所述第一面上并且与所述半导体层形成肖特基接触；/n所述半导体装置还包括电场调制区，所述电场调制区设置在所述第一肖特基区与所述第二肖特基区之间，所述电场调制区包括第三金属区和调制掺杂区，所述第三金属区设置在所述第一面上并且夹置在所述第一金属区与所述第二金属区之间，所述调制掺杂区设置在所述半导体层中并且从所述第一面朝向所述第二面的方向延伸，所述调制掺杂区具有第二导电类型，所述调制掺杂区设置在所述第三金属区下方并且与所述第三金属区形成低阻接触，所述第一源区、第二源区、第一金属区、第二金属区、以及第三金属区电学连接；/n所述半导体装置还包括漏电极区，所述漏电极区设置在所述第二面上并且与所述半导体层形成低阻接触。/n...

【技术特征摘要】
1.一种集成MOSFET和二极管的半导体装置，其特征在于，所述MOSFET和二极管设置在同一半导体层上，所述半导体层具有第一导电类型，所述半导体层具有第一面和与所述第一面相对的第二面；
所述MOSFET包括第一区和第二区，所述第一区包括第一阱区、第一源区、和第一栅区，所述第二区包括第二阱区、第二源区、和第二栅区，所述第一阱区和第二阱区具有第二导电类型，所述第一源区设置在所述第一阱区中并且具有第一导电类型，所述第二源区设置在所述第二阱区中并且具有第一导电类型，所述第一栅区与所述第一源区和第一阱区接触，所述第二栅区与所述第二源区和第二阱区接触；
所述二极管设置在所述第一区和所述第二区之间，所述二极管包括第一肖特基区和第二肖特基区，所述第一肖特基区靠近所述第一区设置，所述第二肖特基区靠近所述第二区设置，所述第一肖特基区包括第一金属区，所述第一金属区设置在所述第一面上并且与所述半导体层形成肖特基接触，所述第二肖特基区包括第二金属区，所述第二金属区设置在所述第一面上并且与所述半导体层形成肖特基接触；
所述半导体装置还包括电场调制区，所述电场调制区设置在所述第一肖特基区与所述第二肖特基区之间，所述电场调制区包括第三金属区和调制掺杂区，所述第三金属区设置在所述第一面上并且夹置在所述第一金属区与所述第二金属区之间，所述调制掺杂区设置在所述半导体层中并且从所述第一面朝向所述第二面的方向延伸，所述调制掺杂区具有第二导电类型，所述调制掺杂区设置在所述第三金属区下方并且与所述第三金属区形成低阻接触，所述第一源区、第二源区、第一金属区、第二金属区、以及第三金属区电学连接；
所述半导体装置还包括漏电极区，所述漏电极区设置在所述第二面上并且与所述半导体层形成低阻接触。


2.根据权利要求1所述的半导体装置，其特征在于，所述调制掺杂区包括第一调制掺杂区和第二调制掺杂区，所述第一调制掺杂区接触所述第二调制掺杂区并且设置在所述第二调制掺杂区和所述第三金属区之间，所述第一调制掺杂区的杂质浓度高于所述第二调制掺杂区的杂质浓度。


3.根据权利要求1或2所述的半导体装置，其特征在于，所述半导体装置还包括第一导电类型的第一JFET区和第二JFET区，所述第一JFET区和第二JFET区设置在所述半导体层中并且从所述第一面朝向所述第二面的方向延伸，所述第一JFET区接触所述第一阱区并且位于所述第一栅区下方，所述第二JFET区接触所述第二阱区并且位于所述第二栅区下方。


4.根据权利要求3所述的半导体装置，其特征在于，沿所述第一面朝向所述第二面的方向，所述第一JFET区的深度与所述第一阱区的深度相同，所述第二JFET区的深度与所述第二阱区的深度相同。


5.根据权利要求3所述的半导体装置，其特征在于，沿所述第一面朝向所述第二面的方向，所述第一JFET区的深度在1um至1.5um范围，所述第二JFET区的深度在1um至1.5um范围。


6.根据权利要求3所述的半导体装置，其特征在于，所述第一JFET区和所述第二JFET区的杂质浓度在1E16cm-3至1E17cm-3范围。


7.根据权利要求3所述的半导体装置，其特征在于，所述第一JFET区和所述第二JFET区的杂质浓度分布呈逆行掺杂轮廓。


8.根据权利要求1或2所述的半导体装置，其特征在于，沿所述第一面朝向所述第二面的方向，所述调制掺杂区的深度小于或等于所述第一阱区的深度。


9.根据权利要求1所述的半导体装置，其特征在于，沿所述第一面朝向所述第二面的方向，所述调制掺杂区的深度在0.5um至1um范围，所述第一阱区的深度在1um至1.5um范围。


10.根据权利要求2所述的半导体装置，其特征在于，沿所述第一面朝向所述第二面的方向，所述第一调制掺杂区的深度在0.5um至1um范围，所述第二调制掺杂区的深度在0.5um至1um范围。


11.根据权利要求1所述的半导体装置，其特征在于，所述第一阱区包括第一阱接触区，所述第二阱区包括第二阱接触区，所述第一阱接触区和所述第二阱接触区的杂质浓度与所述调制掺杂区的杂质浓度相同。


12.根据权利要求2所述的半导体装置，其特征在于，所述第一阱区包括第一阱接触区，所述第二阱区包括第二阱接触区，所述第一阱接触区和第二阱接触区的杂质浓度与所述第一调制掺杂区的杂质浓度相同，所述第一阱区和第二阱区的...

【专利技术属性】
技术研发人员：郑亚良，李浩南，陈伟钿，周永昌，黎沛涛，
申请(专利权)人：创能动力科技有限公司，
类型：发明
国别省市：中国香港;HK