用于封装的垂直半导体器件的图案化管芯焊盘制造技术

本申请涉及用于封装的垂直半导体器件的图案化管芯焊盘，并公开一种用于形成封装的半导体器件(100)的半导体器件封装的方法，该方法包括提供(i)垂直功率半导体器件管芯(120)和(ii)引线框架，该垂直功率半导体器件管芯(120)包括半导体衬底(105)，包括控制节点、在衬底的顶侧上或底侧上的源极或发射极、以及在顶侧和底侧中的另一个上的漏极或集电极、在底侧上的背侧金属(BSM)层(111)。引线框架包括图案化管芯焊盘(140)，该图案化管芯焊盘(140)包括公共连续基部(140a)和从基部向上延伸的间隔开的柱(141a、141b、141c、141d)的二维阵列(140b)，在柱的顶部上具有单独的焊帽(146a、146b、146c、146d)。BSM层放置在焊帽上，并且回流处理将BSM层接合到焊帽。

Patterned solder pad for vertical semiconductor devices

The present application relates to a patterned solder pad of a vertical semiconductor device for packaging, and discloses a method for forming a semiconductor device package of a semiconductor device (100) for packaging. The method includes providing (I) a vertical power semiconductor device core (120) and (II) a lead frame. The vertical power semiconductor device core (120) includes a semiconductor substrate (105), including a control node and a lead frame A source or emitter on the top or bottom side of the substrate, a drain or collector on another of the top and bottom sides, and a back metal (BSM) layer (111) on the bottom side. The lead frame includes a patterned tube core pad (140), which includes a common continuous base (140A) and a two-dimensional array (140B) of spaced columns (141a, 141b, 141C, 141d) extending upward from the base, with a separate welding cap (146a, 146B, 146c, 146D) on the top of the column. The BSM layer is placed on the cap and the reflow process joins the BSM layer to the cap.

【技术实现步骤摘要】
用于封装的垂直半导体器件的图案化管芯焊盘
本公开涉及垂直电流功率半导体器件的封装。
技术介绍
一些封装的功率半导体器件管芯在操作中利用垂直电流，该电流通过半导体衬底(例如，硅)到管芯的底侧上的漏极(或源极)接触，然后通过管芯焊盘，该管芯焊盘可以暴露于电接触并且在半导体衬底下方增强冷却。电流路径也可以是从未暴露的管芯焊盘向外到衬底引脚，例如使用从管芯焊盘到衬底引脚的接合线。可以存在其他方式来引导从管芯焊盘到封装外部的导电路径，例如接合线或将一些引线熔合到管芯焊盘本身。例如，垂直功率半导体器件管芯可以包括金属氧化物半导体场效应晶体管(MOSFET)(其通常包括平面栅极或沟槽栅极)、垂直双极器件或绝缘栅双极晶体管(IGBT)。在该功率器件布置中，串联在器件的电流路径中的管芯附接材料是重要的，并且因此需要是导电的。由于材料和工艺限制，这种导电管芯附接材料(例如填充有焊料或金属(例如，银)的环氧树脂，或烧结材料(例如，银烧结材料或铜烧结材料))可能开裂或分层，包括在涉及热循环的可靠性测试期间。热循环可以涉及器件经受高温(例如，150℃)和低温(-65℃)的交替环境，并且还可以经历功率循环，在功率循环中允许器件反复导通和截止。在封装的功率MOSFET的情况下，对导电管芯附接材料的损坏可能导致器件的导通电阻(RDSon)和导电管芯附接材料热电阻增加。这种RDSon增加可能导致更高的功耗，从而导致温度高于允许的可靠限制，并且最终可能导致器件的电故障。
技术实现思路
提供本
技术实现思路
是为了以简化的形式介绍所公开的概念的简要选择，这些概念将在下面的包括所提供的附图的详细描述中进一步描述。本
技术实现思路
不旨在限制所要求保护的主题的范围。用于封装的垂直半导体功率器件的公开的图案化管芯焊盘通过产生低应力接头(本文称为“柱”，每个柱包括焊帽)的二维阵列解决了在热循环期间由于管芯附接(例如，焊料、填充的环氧树脂管芯附接或烧结材料)损坏而导致的器件的垂直电流引起的电性能漂移的问题。可以从具有常规均匀管芯焊盘厚度的常规连续引线框架管芯焊盘蚀刻柱阵列，然后每个柱可以用焊料覆盖。例如，可以通过引线框架蚀刻工艺形成柱，并且可以使用焊料印刷或镀覆在柱上沉积焊料，并且通过回流工艺来形成背侧管芯附接。与具有均匀焊盘厚度的常规连续引线框架焊盘相比，柱的面积更小，这相比于常规焊料接头降低了管芯附接材料的开裂风险，如通过所进行的模拟所证明的。所公开的布置可以使用无铅合金用于焊帽，例如SAC305，其包含96.5％的锡、3％的银和0.5％的铜，并且所公开的布置不需要任何先进的材料开发。本文的重要设计特征是产生足够小的柱面积以降低开裂风险，同时仍然可制造，例如直径为25μm至1mm的柱。附图说明现在将参考附图，附图不一定按比例绘制，其中：图1A是包括垂直功率半导体管芯的封装的半导体器件的横截面图，该垂直功率半导体管芯包括在图案化管芯焊盘上的半导体衬底，该图案化管芯焊盘包括公共连续基部和从基部向上延伸的间隔开的柱的二维阵列，柱的顶部上具有单独的焊帽。图1B是基本示例垂直电流功率MOSFET器件的横截面图，该器件可以是图1A中所示的垂直功率半导体管芯。图2示出可以受益于公开的图案化管芯焊盘的示例夹片(clip)方形扁平无引线(QFN)器件。图3示出在倒装芯片上引线(flip-chip-on-lead)器件的模拟结果，其示出由塑性功增量引起的焊料损坏(任意单位)与作为管芯焊盘柱直径的函数的柱直径(以μm为单位)之间的关系。在这些模拟中，柱在硅管芯上被图案化。具体实施方式参考附图描述示例实施例，其中相同的附图标记用于表示相似或等同的元件。不应将动作或事件的图示排序视为限制，因为某些动作或事件可以以不同的顺序发生和/或与其他动作或事件同时发生。此外，可能不需要一些示出的动作或事件来实现根据本公开的方法。图1A是包括垂直功率半导体管芯120的封装的半导体器件100的横截面图，该垂直功率半导体管芯120包括半导体衬底105。垂直功率半导体管芯120包括控制节点(例如，用于MOS器件的栅极或用于双极器件的基极)(其用耦合到控制节点的接合焊盘(BP)131b示出)、管芯顶侧上的源极或发射极(其示出为到第一电流路径(CP)节点的BP131a，并且可以可替代地在衬底105的底侧上)，以及在顶侧和底侧中的另一个上的漏极或集电极(示出为在底侧上的第二CP节点接触132)。垂直功率半导体管芯120可以包括MOS器件(其通常包括平面栅极或沟槽栅极器件)、垂直双极器件或IGBT。背侧金属(BSM)层111在图案化管芯焊盘140上的管芯的底侧上，图案化管芯焊盘140包括公共连续基部140a和从基部140a向上延伸的间隔开的柱(示出为141a、141b、141c和141d)的二维阵列140b，在每个柱的顶部上具有单独的焊帽146a、146b、146c和146d。BSM层111可以包括银，银通常是连接到焊料的良好候选者，但是在硅和银之间可以存在其他金属以产生良好的粘附性和稳定的结构。焊帽146a、146b、146c和146d示出为灯罩形状，其具有较宽的基底和较窄的顶部以及弯曲的侧壁。尽管未在图1A中示出，但焊帽146a、146b、146c和146d可以相对于柱141a、141b的顶部偏移(即，未对准)。焊帽146a、146b、146c和146d的厚度通常为5μm至100μm，例如5μm至50μm。接合线138、139被示出为在垂直功率半导体管芯120的顶侧上的BP131b和BP131a与相应的QFN周边焊垫(land)(示出为147和148)之间进行连接。作为如图1A所示的接合线和周边焊垫的替代，可以使用夹片，如在下面描述的图2所示。模制材料125(例如填充有填料颗粒的环氧树脂)位于管芯120和图案化管芯焊盘140周围。图1B是可以是图1A中的垂直功率半导体管芯120的基本示例垂直电流功率MOSFET器件170的横截面图。真实功率MOSFET的实际结构通常更复杂并且包括各种其他结构，包括例如用于栅极或用于场板的沟槽。MOSFET器件170包括形成于p阱177中的N+源极178，p阱177形成于衬底105中。示出为D的MOSFET器件170的漏极是从栅极电介质176上的栅电极175下方的中心区域到其上具有BSM层111的管芯的底部。所示的沟道171在栅极电介质176上的栅电极175下方是水平的，但是与常规MOSFET相比其更短，并且在沟道171和BSM层111处的漏极接触之间示出的电流是垂直的。提供的短沟道171意味着低导通电阻，其为功率器件的一种特性。焊帽146a、146b、146c和146d可以使用焊膏形成，可以使用模板(stencil)印刷焊膏，或者可以在柱上镀覆焊膏并进行回流。对于锡-银-铜(SnAgCu，‘SAC’)合金，将BSM层111接合到焊帽的回流处理可以使用例如约260℃的峰值温度。焊帽可以在回流期间连接到BSM层111和引线框架，但是镀覆的焊料可以进行本文档来自技高网...

【技术保护点】
1.一种半导体器件封装方法，包括：/n提供(i)垂直功率半导体器件管芯和(ii)引线框架，所述垂直功率半导体器件管芯包括半导体衬底，包括控制节点、在所述衬底的顶侧上或底侧上的源极或发射极，以及在所述顶侧和所述底侧中的另一个上的漏极或集电极、在所述底侧上的背侧金属层即BSM层，所述引线框架包括图案化管芯焊盘，所述图案化管芯焊盘包括公共连续基部和从所述基部向上延伸的间隔开的柱的二维阵列，在所述柱的顶部上具有单独的焊帽；/n将所述BSM层放置在所述焊帽上，以及/n回流处理以将所述BSM层接合到所述焊帽。/n

【技术特征摘要】
20180508 US 15/973,9171.一种半导体器件封装方法，包括：
提供(i)垂直功率半导体器件管芯和(ii)引线框架，所述垂直功率半导体器件管芯包括半导体衬底，包括控制节点、在所述衬底的顶侧上或底侧上的源极或发射极，以及在所述顶侧和所述底侧中的另一个上的漏极或集电极、在所述底侧上的背侧金属层即BSM层，所述引线框架包括图案化管芯焊盘，所述图案化管芯焊盘包括公共连续基部和从所述基部向上延伸的间隔开的柱的二维阵列，在所述柱的顶部上具有单独的焊帽；
将所述BSM层放置在所述焊帽上，以及
回流处理以将所述BSM层接合到所述焊帽。


2.根据权利要求1所述的方法，其中所述焊帽的厚度为5μm至50μm。


3.根据权利要求1所述的方法，其中与所述柱的底部相比，所述柱的所述顶部更窄。


4.根据权利要求3所述的方法，其中所述柱的侧壁是弯曲的。


5.根据权利要求1所述的方法，其中除所述焊帽之外的所述柱的所述顶部处的总面积是所述基部的面积的10％至70％。


6.根据权利要求1所述的方法，其中所述垂直功率半导体器件管芯包括金属氧化物半导体场效应晶体管即MOSFET。


7.根据权利要求1所述的方法，其中所述焊帽包括无铅焊料成分。


8.根据权利要求1所述的方法，还包括蚀刻未图案化管芯焊盘以形成所述图案化管芯焊盘并在所述柱上焊料印刷所述焊帽。


9.根据权利要求1所述的方法，其中所述蚀刻包括半蚀刻工艺。


10.根据权利要求1所述的方法，其中所述引线框架包括多个引线指或周边焊垫，所述方法还包括将接合线放置...

【专利技术属性】
技术研发人员：S·P·古鲁姆，M·J·普拉库希，
申请(专利权)人：德克萨斯仪器股份有限公司，
类型：发明
国别省市：美国;US