半导体器件的制造方法技术

本发明专利技术公开了一种半导体器件的制造方法，半导体器件的嵌入式外延层的形成步骤包括：步骤一、在硅衬底上定义出嵌入式外延层的形成区域；步骤二、采用第一次干法硅刻蚀工艺形成第一凹槽，所述第一凹槽的剖面结构呈方形或U形；步骤三、采用第二次湿法硅刻蚀工艺使第一凹槽刻蚀成为剖面结构呈Σ形状的第二凹槽；步骤四、对第二凹槽进行扩大，包括分步骤：步骤41、采用硅的热氧化工艺在第二凹槽的内侧面形成一层热氧化层；步骤42、去除热氧化层；步骤43、采用第三次湿法硅刻蚀工艺继续对硅进行刻蚀使第二凹槽第二次扩大；重复0次以上步骤41至43；步骤五、在第二凹槽中填充嵌入式外延层。本发明专利技术能增加嵌入式外延层的体积，提高器件的性能。

Manufacturing methods of semiconductor devices

The invention discloses a manufacturing method of semiconductor devices. The forming steps of the embedded epitaxial layer of semiconductor devices include: Step 1: defining the forming area of the embedded epitaxial layer on the silicon substrate; step 2: forming the first groove by the first dry silicon etching process, and the section structure of the first groove is square or U-shaped; step 3: forming the second wet silicon etching process The etching process makes the first groove etched into the second groove with a \u2211 profile structure; step 4: expand the second groove, including the following steps: step 41: form a layer of thermal oxidation layer on the inner side of the second groove with the thermal oxidation process of silicon; step 42: remove the thermal oxidation layer; step 43: continue etching the second groove with the third wet silicon etching process Step 5: fill the second groove with the embedded epitaxial layer. The invention can increase the volume of the embedded epitaxial layer and improve the performance of the device.

【技术实现步骤摘要】
半导体器件的制造方法
本专利技术涉及一种半导体集成电路制造方法，特别是涉及一种半导体器件的制造方法。
技术介绍
应力沟道晶体管，在集成电路工业中被广泛的研究，利用镶嵌的外延层如SiGe技术，可以显著的提高沟道的载流子迁移率，从而提高器件的性能，进而不断地微缩晶体管的尺寸，实现更大规模的集成度。从现有的研究来看在沟道上施加拉应力能提高电子的迁移率，而施加压应力则能提高空穴的迁移率。嵌入式锗硅(SiGe)外延层被广发应用以提高PMOS的的性能，嵌入式SiGe外延层通过在PMOS在源区或漏区嵌入SiGe外延层材料，能够向沟道区施加压应力，使得PMOS的性能得到显著的提升。一般应力越大，沟道载流子的迁移率提升越高。同样，NMOS管也能通过嵌入式外延层来提高沟道载流子的迁移率。如图1A至图1B所示，是现有半导体器件的制造方法的各步骤中的器件结构示意图；现有半导体器件的制造方法中的半导体器件具有嵌入式外延层，嵌入式外延层的形成步骤包括：步骤一、如图1A所示，在硅衬底101上定义出嵌入式外延层的形成区域。现有方法中，在所述硅衬底101上还形成有场氧化层102，由所述场氧化层102隔离出有源区。在所述有源区中也能根据需要形成阱区。定义所述嵌入式外延层的形成区域是采用到硬质掩模层105，首先在所述硅衬底101上形成所述硬质掩模层105，之后光刻打开所述嵌入式外延层的形成区域，之后进行所述硬质掩模层105的刻蚀将所述嵌入式外延层的形成区域的所述硬质掩模层105去除。所述硬质掩模层105的材料包括氮化硅。所述半导体器件包括有栅极结构，所述嵌入式外延层位于所述半导体器件的源区或漏区，所述源区和所述漏区分别位于所述栅极结构的两侧。所述栅极结构包括叠加而成的栅介质层103和栅极导电材料层如多晶硅栅104。所述半导体器件为PMOS管时，所述嵌入式外延层的材料为SiGe。所述半导体器件为NMOS管时，所述嵌入式外延层的材料为SiP。步骤二、如图1A所示，采用干法硅刻蚀工艺在所述硅衬底101上的所述嵌入式外延层的形成区域形成第一凹槽106a，所述第一凹槽106a的剖面结构呈方形或U形。步骤三、如图1B所示，采用湿法硅刻蚀工艺继续对所述嵌入式外延层的形成区域的硅进行刻蚀，所述第二次湿法硅刻蚀工艺使所述第一凹槽106a刻蚀成为第二凹槽106b，所述第二凹槽106b的剖面结构呈Σ形状。所述湿法硅刻蚀工艺的刻蚀液通常采用TMAH。之后，在所述第二凹槽106b中填充所述嵌入式外延层。由上可知，现有工艺中采用一次干法硅刻蚀和一次湿法硅刻蚀形成所述第二凹槽106b，当所述第二凹槽106b的剖面结构为Σ形状之后，湿法刻蚀工艺无法使所述第二凹槽106b的尺寸即容积增加，从而使得所述第二凹槽106b的容积受到Σ形状的限制的特征，不利于进一步提高器件的性能。
技术实现思路
本专利技术所要解决的技术问题是提供一种半导体器件的制造方法，能增加嵌入式外延层的体积，提高器件的性能。为解决上述技术问题，本专利技术提供的半导体器件的制造方法中的半导体器件具有嵌入式外延层，嵌入式外延层的形成步骤包括：步骤一、在硅衬底上定义出嵌入式外延层的形成区域。步骤二、采用第一次干法硅刻蚀工艺在所述硅衬底上的所述嵌入式外延层的形成区域形成第一凹槽，所述第一凹槽的剖面结构呈方形或U形。步骤三、采用第二次湿法硅刻蚀工艺继续对所述嵌入式外延层的形成区域的硅进行刻蚀，所述第二次湿法硅刻蚀工艺使所述第一凹槽刻蚀成为第二凹槽，所述第二凹槽的剖面结构呈Σ形状。步骤四、对所述第二凹槽进行扩大，包括如下分步骤：步骤41、采用硅的热氧化工艺在所述第二凹槽的内侧面形成一层热氧化层。步骤42、去除所述热氧化层使所述第二凹槽进行第一次扩大且使所述第二凹槽的剖面结构偏离Σ形状。步骤43、采用第三次湿法硅刻蚀工艺继续对所述嵌入式外延层的形成区域的硅进行刻蚀，所述第三次湿法硅刻蚀工艺使所述第二凹槽在刻蚀层具有Σ形状的剖面结构并使所述第二凹槽第二次扩大。重复0次以上的步骤41至步骤43使所述第二凹槽扩大到所需要的容积。步骤五、采用外延生长工艺在所述第二凹槽中填充所述嵌入式外延层。进一步的改进是，步骤一中定义所述嵌入式外延层的形成区域是采用到硬质掩模层，首先在所述硅衬底上形成所述硬质掩模层，之后光刻打开所述嵌入式外延层的形成区域，之后进行所述硬质掩模层的刻蚀将所述嵌入式外延层的形成区域的所述硬质掩模层去除。进一步的改进是，所述硬质掩模层的材料包括氮化硅。进一步的改进是，所述半导体器件包括有栅极结构，所述嵌入式外延层位于所述半导体器件的源区或漏区，所述源区和所述漏区分别位于所述栅极结构的两侧。进一步的改进是，所述栅极结构包括叠加而成的栅介质层和栅极导电材料层。进一步的改进是，所述栅介质层的材料包括氧化硅、氮氧化硅或高介电常数材料。进一步的改进是，所述高介电常数材料包括二氧化铪。进一步的改进是，所述栅极导电材料层为多晶硅栅；在进行步骤一之前，还包括在所述硅衬底表面上形成栅极结构的步骤，形成所述栅极结构的分步骤包括：依次形成所述栅介质层和多晶硅栅。光刻定义出所述栅极结构的形成区域。依次对所述多晶硅栅和所述栅介质层进行刻蚀形成由所述栅介质层和所述多晶硅栅叠加而成的所述栅极结构。进一步的改进是，所述栅极导电材料层为金属栅；在进行步骤一之前，还包括在所述硅衬底表面上形成伪栅极结构的步骤，形成所述伪栅极结构的分步骤包括：依次形成所述栅介质层和多晶硅栅。光刻定义出所述伪栅极结构的形成区域；所述伪栅极结构的形成区域为所述栅极结构的形成区域。依次对所述多晶硅栅和所述栅介质层进行刻蚀形成由所述栅介质层和所述多晶硅栅叠加而成的所述伪栅极结构。所述伪栅极结构的所述多晶硅栅在后续第零层层间膜形成之后被去除，在所述多晶硅栅去除区域填充所述金属栅。进一步的改进是，所述半导体器件为PMOS管，所述嵌入式外延层的材料为SiGe。进一步的改进是，所述半导体器件为NMOS管，所述嵌入式外延层的材料为SiP。进一步的改进是，步骤五完成之后还包括：在所述多晶硅栅的侧面形成侧墙。进行源漏注入在所述多晶硅栅两侧自对准形成源区和漏区。进一步的改进是，在所述源漏注入工艺之后还包括步骤：形成第零层层间膜并进行平坦化，平坦化后的所述第零层层间膜的表面和所述多晶硅栅的表面相平。当所述栅极结构采用金属栅时，还包括去除所述多晶硅栅，之后再在所述多晶硅栅去除区域形成所述金属栅的步骤。进一步的改进是，所述第二次湿法硅刻蚀工艺和所述第三次湿法硅刻蚀工艺的刻蚀液都采用TMAH。进一步的改进是，步骤42中采用氢氟酸去除所述热氧化层。相对于现有工艺中采用一次干法硅刻蚀和一次湿法硅刻蚀形成的剖面结构为Σ形状的凹槽的大小即容积受到Σ形状的限制的特征，本文档来自技高网...

【技术保护点】
1.一种半导体器件的制造方法，其特征在于，半导体器件具有嵌入式外延层，嵌入式外延层的形成步骤包括：/n步骤一、在硅衬底上定义出嵌入式外延层的形成区域；/n步骤二、采用第一次干法硅刻蚀工艺在所述硅衬底上的所述嵌入式外延层的形成区域形成第一凹槽，所述第一凹槽的剖面结构呈方形或U形；/n步骤三、采用第二次湿法硅刻蚀工艺继续对所述嵌入式外延层的形成区域的硅进行刻蚀，所述第二次湿法硅刻蚀工艺使所述第一凹槽刻蚀成为第二凹槽，所述第二凹槽的剖面结构呈Σ形状；/n步骤四、对所述第二凹槽进行扩大，包括如下分步骤：/n步骤41、采用硅的热氧化工艺在所述第二凹槽的内侧面形成一层热氧化层；/n步骤42、去除所述热氧化层使所述第二凹槽进行第一次扩大且使所述第二凹槽的剖面结构偏离Σ形状；/n步骤43、采用第三次湿法硅刻蚀工艺继续对所述嵌入式外延层的形成区域的硅进行刻蚀，所述第三次湿法硅刻蚀工艺使所述第二凹槽在刻蚀层具有Σ形状的剖面结构并使所述第二凹槽第二次扩大；/n重复0次以上的步骤41至步骤43使所述第二凹槽扩大到所需要的容积；/n步骤五、采用外延生长工艺在所述第二凹槽中填充所述嵌入式外延层。/n

【技术特征摘要】
1.一种半导体器件的制造方法，其特征在于，半导体器件具有嵌入式外延层，嵌入式外延层的形成步骤包括：
步骤一、在硅衬底上定义出嵌入式外延层的形成区域；
步骤二、采用第一次干法硅刻蚀工艺在所述硅衬底上的所述嵌入式外延层的形成区域形成第一凹槽，所述第一凹槽的剖面结构呈方形或U形；
步骤三、采用第二次湿法硅刻蚀工艺继续对所述嵌入式外延层的形成区域的硅进行刻蚀，所述第二次湿法硅刻蚀工艺使所述第一凹槽刻蚀成为第二凹槽，所述第二凹槽的剖面结构呈Σ形状；
步骤四、对所述第二凹槽进行扩大，包括如下分步骤：
步骤41、采用硅的热氧化工艺在所述第二凹槽的内侧面形成一层热氧化层；
步骤42、去除所述热氧化层使所述第二凹槽进行第一次扩大且使所述第二凹槽的剖面结构偏离Σ形状；
步骤43、采用第三次湿法硅刻蚀工艺继续对所述嵌入式外延层的形成区域的硅进行刻蚀，所述第三次湿法硅刻蚀工艺使所述第二凹槽在刻蚀层具有Σ形状的剖面结构并使所述第二凹槽第二次扩大；
重复0次以上的步骤41至步骤43使所述第二凹槽扩大到所需要的容积；
步骤五、采用外延生长工艺在所述第二凹槽中填充所述嵌入式外延层。


2.如权利要求1所述的半导体器件的制造方法，其特征在于：步骤一中定义所述嵌入式外延层的形成区域是采用到硬质掩模层，首先在所述硅衬底上形成所述硬质掩模层，之后光刻打开所述嵌入式外延层的形成区域，之后进行所述硬质掩模层的刻蚀将所述嵌入式外延层的形成区域的所述硬质掩模层去除。


3.如权利要求2所述的半导体器件的制造方法，其特征在于：所述硬质掩模层的材料包括氮化硅。


4.如权利要求1所述的半导体器件的制造方法，其特征在于：所述半导体器件包括有栅极结构，所述嵌入式外延层位于所述半导体器件的源区或漏区，所述源区和所述漏区分别位于所述栅极结构的两侧。


5.如权利要求4所述的半导体器件的制造方法，其特征在于：所述栅极结构包括叠加而成的栅介质层和栅极导电材料层。


6.如权利要求5所述的半导体器件的制造方法，其特征在于：所述栅介质层的材料包括氧化硅、氮氧化硅或高介电常数材料。


7.如权利要求6所述的半导体器件的制造方法，其特征在于：所述高介电常数材料包括二氧化铪。

【专利技术属性】
技术研发人员：谭俊，陈勇跃，黄秋铭，颜强，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：上海;31