半导体器件制造技术

技术编号:22566750 阅读:43 留言:0更新日期:2019-11-16 12:45
本申请公开了一种半导体器件。所述半导体器件包括输入/输出I/O线驱动控制电路和数据I/O电路。I/O线驱动控制电路被配置为产生具有产生顺序的驱动控制脉冲,其中所述驱动控制脉冲的产生顺序基于命令脉冲和地址锁存信号来控制,并且其中所述地址锁存信号基于何时产生所述命令脉冲以执行读取操作或写入操作来设置。产生所述命令脉冲以执行读取操作或写入操作。所述数据I/O电路基于所述驱动控制脉冲来控制多个存储体组的数据I/O操作。

semiconductor device

The application discloses a semiconductor device. The semiconductor device includes an input / output I / O line driving control circuit and a data I / O circuit. The I / O line drive control circuit is configured to generate a drive control pulse having a generation sequence, wherein the generation sequence of the drive control pulse is controlled based on a command pulse and an address latch signal, and wherein the address latch signal is set based on when the command pulse is generated to perform a read operation or a write operation. The command pulse is generated to perform a read operation or a write operation. The data I / O circuit controls the data I / O operation of a plurality of storage groups based on the drive control pulse.

【技术实现步骤摘要】
半导体器件相关申请的交叉引用本申请要求于2018年5月8日提交的申请号为10-2018-0052666的韩国申请的优先权,其通过引用整体并入本文。
本公开的实施例涉及被配置用于执行数据输入/输出(I/O)操作的半导体器件。
技术介绍
通常,诸如动态随机存取存储器(DRAM)器件的半导体器件中的每一个可以包括由单元阵列组成的多个存储体组,单元阵列通过地址来选择。每个存储体组可以被实现为包括多个存储体。半导体器件可以选择多个存储体组中的任何一个,并且可以执行读取操作或写入操作,读取操作用于通过I/O线输出储存在选中的存储体组中包括的单元阵列中的数据,写入操作用于将经由I/O线输入的数据储存在选中的存储体中包括的单元阵列中。
技术实现思路
根据一个实施例,一种半导体器件包括输入/输出(I/O)线驱动控制电路和数据I/O电路。所述I/O线驱动控制电路可以被配置为产生具有产生顺序的驱动控制脉冲,其中所述驱动控制脉冲的所述产生顺序基于命令脉冲和地址锁存信号来控制,并且其中所述地址锁存信号基于何时产生所述命令脉冲以执行读取操作或写入操作来设置。可以产生所述命令脉冲以执行读取操作或写入操作。所述数据I/O电路基于所述驱动控制脉冲来控制多个存储体组的数据I/O操作。根据一个实施例,一种半导体器件包括:输入/输出(I/O)线驱动控制电路,其根据第一地址锁存信号和第二地址锁存信号的逻辑电平组合来产生用于控制第一存储体组至第四存储体组的数据I/O操作的第一驱动控制脉冲至第四驱动控制脉冲。在所述第一地址锁存信号和所述第二地址锁存信号两者都具有第一逻辑电平时产生所述第一驱动控制脉冲之后,所述I/O线驱动控制电路产生所述第三驱动控制脉冲。根据一个实施例,一种半导体器件包括命令/地址控制电路和第一核心电路。所述命令/地址控制电路基于外部控制信号中包括的信息来产生第一输入/输出(I/O)控制脉冲和第二输入/输出(I/O)控制脉冲以及第一地址锁存信号和第二地址锁存信号。所述第一核心电路基于所述第一I/O控制脉冲以及所述第一地址锁存信号和所述第二地址锁存信号来控制第一存储体组至第四存储体组的数据I/O操作。附图说明图1是示出根据本公开的一个实施例的半导体器件的配置的框图。图2是示出在图1的半导体器件中包括的地址锁存信号发生电路的示例的框图。图3是示出在图1的半导体器件中包括的命令脉冲延迟电路的示例的框图。图4是示出在图1的半导体器件中包括的地址锁存信号延迟电路的示例的电路图。图5是示出在图1的半导体器件中包括的列路径电路的示例的电路图。图6是示出在图1的半导体器件中包括的延迟I/O脉冲发生电路的示例的电路图。图7是示出在图1的半导体器件中包括的I/O线驱动控制电路的示例的框图。图8是示出在图7的I/O线驱动控制电路中包括的合成I/O脉冲发生电路的示例的电路图。图9是示出在图7的I/O线驱动控制电路中包括的计数脉冲发生电路的示例的电路图。图10是示出在图7的I/O线驱动控制电路中包括的采样信号发生电路的示例的电路图。图11是示出在图7的I/O线驱动控制电路中包括的存储体合成脉冲发生电路的示例的电路图。图12是示出在图7的I/O线驱动控制电路中包括的驱动控制脉冲发生电路的示例的电路图。图13是示出在图1的半导体器件中包括的数据I/O电路的示例的框图。图14至图16是示出在图1至图13中所示的半导体器件的操作的时序图。图17是示出根据本公开的一个实施例的半导体器件的配置的框图。图18是示出在图17的半导体器件中包括的命令/地址控制电路的示例的框图。图19是示出在图18的命令/地址控制电路中包括的命令脉冲延迟电路的示例的框图。图20是示出在图18的命令/地址控制电路中包括的I/O控制脉冲发生电路的示例的电路图。图21是示出在图18的命令/地址控制电路中包括的第一地址锁存信号发生电路的示例的电路图。图22是示出在图18的命令/地址控制电路中包括的第二地址锁存信号发生电路的示例的电路图。图23是示出在图17的半导体器件中包括的第一核心电路的示例的框图。图24是示出在图23的第一核心电路中包括的I/O脉冲延迟电路的示例的电路图。图25是示出在图23的第一核心电路中包括的地址延迟电路的示例的电路图。图26是示出在图23的第一核心电路中包括的驱动控制脉冲发生电路的示例的电路图。图27是示出在图23的第一核心电路中包括的数据I/O电路的示例的框图。图28和图29是示出在图17至图27中所示的半导体器件的操作的时序图。图30是示出采用图1至图17中所示的半导体器件的电子系统的配置的框图。具体实施方式在下文中将参考附图来描述本公开的各种实施例。然而,本文描述的实施例仅用于说明性目的,并不旨在限制本公开的范围。如图1中所示,根据一个实施例的半导体器件可以包括命令脉冲发生电路1、地址锁存信号发生电路2、命令脉冲延迟电路3、地址锁存信号延迟电路4、列路径电路5、延迟I/O脉冲发生电路6、I/O线驱动控制电路7和数据I/O电路8。命令脉冲发生电路1可以基于外部控制信号CA<1:L>和内部时钟信号ICLK来产生命令脉冲CMDP。外部控制信号CA<1:L>可以包括由外部设备提供的命令和地址。内部时钟信号ICLK可以与由所述外部设备或另一外部设备提供的时钟信号(未示出)的预定边沿同步地触发。例如,内部时钟信号ICLK可以与时钟信号(未示出)的上升沿同步地触发。在外部控制信号CA<1:L>中包括的比特位的数量“L”可以根据实施例而被设置为不同。在一些实施例中,外部控制信号CA<1:L>可以用由半导体器件中的电路产生的信号代替,并且在一些实施例中,内部时钟信号ICLK可以用由外部设备提供的时钟信号代替。命令脉冲发生电路1可以在具有预定逻辑电平组合的外部控制信号CA<1:L>与内部时钟信号ICLK同步地输入到命令脉冲发生电路1的时间点处产生命令脉冲CMDP。根据实施例,可以产生命令脉冲CMDP以执行读取操作或写入操作。命令脉冲发生电路1可以对外部控制信号CA<1:L>进行解码以产生命令脉冲CMDP。地址锁存信号发生电路2可以基于外部控制信号CA<1:L>、内部时钟信号ICLK和命令脉冲CMDP来产生第一地址锁存信号LADD1和第二地址锁存信号LADD2。在产生命令脉冲CMDP的时间点处,地址锁存信号发生电路2可以锁存与内部时钟信号ICLK同步地从外部控制信号CA<1:L>提取的地址,以产生第一地址锁存信号LADD1和第二地址锁存信号LADD2。稍后将参考图2来描述地址锁存信号发生电路2的配置和操作。命令脉冲延迟电路3可以基于内部时钟信号ICLK从命令脉冲CMDP产生延迟命令脉冲CMDPd。命令本文档来自技高网...

【技术保护点】
1.一种半导体器件,包括:/nI/O线驱动控制电路,其被配置为产生具有产生顺序的驱动控制脉冲,其中所述驱动控制脉冲的所述产生顺序基于命令脉冲和地址锁存信号来控制,并且其中所述地址锁存信号基于何时产生所述命令脉冲以执行读取操作或写入操作来设置;以及/n数据I/O电路,其被配置为基于所述驱动控制脉冲来控制多个存储体组的数据I/O操作。/n

【技术特征摘要】
20180508 KR 10-2018-00526661.一种半导体器件,包括:
I/O线驱动控制电路,其被配置为产生具有产生顺序的驱动控制脉冲,其中所述驱动控制脉冲的所述产生顺序基于命令脉冲和地址锁存信号来控制,并且其中所述地址锁存信号基于何时产生所述命令脉冲以执行读取操作或写入操作来设置;以及
数据I/O电路,其被配置为基于所述驱动控制脉冲来控制多个存储体组的数据I/O操作。


2.根据权利要求1所述的半导体器件,其中,通过与内部时钟信号同步地对外部控制信号进行解码来产生所述命令脉冲。


3.根据权利要求1所述的半导体器件,
其中,所述地址锁存信号包括第一地址锁存信号和第二地址锁存信号,
其中,所述第一地址锁存信号通过与所述命令脉冲同步地锁存第一地址来产生,
其中,所述第一地址从外部控制信号提取,
其中,所述第二地址锁存信号通过与所述命令脉冲同步地锁存第二地址来产生,以及
其中,所述第二地址从所述外部控制信号提取。


4.根据权利要求1所述的半导体器件,
其中,所述地址锁存信号包括第一地址锁存信号和第二地址锁存信号;
其中,所述驱动控制脉冲包括第一驱动控制脉冲至第四驱动控制脉冲;以及
其中,所述I/O线驱动控制电路根据所述第一地址锁存信号和所述第二地址锁存信号的逻辑电平组合来选择性地产生所述第一驱动控制脉冲至所述第四驱动控制脉冲之中的一个。


5.根据权利要求4所述的半导体器件,其中,在所述第一地址锁存信号和所述第二地址锁存信号两者都具有第一逻辑电平时产生所述第一驱动控制脉冲之后,所述I/O线驱动控制电路产生所述第三驱动控制脉冲。


6.根据权利要求4所述的半导体器件,其中,在所述第一地址锁存信号具有第一逻辑电平且所述第二地址锁存信号具有第二逻辑电平时产生所述第三驱动控制脉冲之后,所述I/O线驱动控制电路产生所述第一驱动控制脉冲。


7.根据权利要求4所述的半导体器件,其中,在所述第一地址锁存信号具有第二逻辑电平且所述第二地址锁存信号具有第一逻辑电平时产生所述第二驱动控制脉冲之后,所述I/O线驱动控制电路产生所述第四驱动控制脉冲。


8.根据权利要求4所述的半导体器件,其中,在所述第一地址锁存信号和所述第二地址锁存信号两者都具有第二逻辑电平时产生所述第四驱动控制脉冲之后,所述I/O线驱动控制电路产生所述第二驱动控制脉冲。


9.根据权利要求1所述的半导体器件,
其中,所述驱动控制脉冲包括第一驱动控制脉冲和第二驱动控制脉冲;
其中,所述数据I/O电路包括第一中继器和第二中继器;
其中,在所述读取操作期间,所述第一中继器基于所述第一驱动控制脉冲来放大从第一存储体组输出的第一I/O数据,以输出所述第一I/O数据的放大数据;以及
其中,在所述写入操作期间,所述第一中继器基于所述第一驱动控制脉冲来放大输入的数据,以将放大数据输出为要储存到所述第一存储体组中的第一I/O数据。


10.根据权利要求9所述的半导体器件,
其中,在所述读取操作期间,所述第二中继器基于所述第二驱动控制脉冲来放大从第二存储体组输出的第二I/O数据,以输出所述第二I/O数据的放大数据;以及
其中,在所述写入操作期间,所述第二中继器基于所述第二驱动控制脉冲来放大输入的数据,以将放大数据输出为要储存到所述第二存储体组中的第二I/O数据。


11.根据权利要求1所述的半导体器件,
其中,所述地址锁存信号包括第一地址锁存信号和第二地址锁存信号;以及
其中,所述半导体器件还包括:列路径电路,其被配置为基于所述第一地址锁存信号来从所述命令脉冲产生第一存储体I/O脉冲至第四存储体I/O脉冲。


12.根据权利要求11所述的半导体器件,
其中,当所述第一地址锁存信号具有第一逻辑电平时,所述列路径电路从所述命令脉冲产生所述第一存储体I/O脉冲和所述第三存储体I/O脉冲;以及
其中,当所述第一地址锁存信号具有第二逻辑电平时,所述列路径电路从所述命令脉冲产生所述第二存储体I/O脉冲和所述第四存储体I/O脉冲。


13.根据权利要求11所述的半导体器件,还包括:延迟I/O脉冲发生电路,其被配置为基于第一延迟地址锁存信号来从延迟命令脉冲产生第一延迟I/O脉冲和第二延迟I/O脉冲,
其中,所述第一延迟地址锁存信号通过将所述第一地址锁存信号延迟第一延迟时段来产生,并且所述延迟命令脉冲通过将所述命令脉冲延迟第二延迟时段来产生。


14.根据权利要求13所述的半导体器件,
其中,当所述第一延迟地址锁存信号具有第一逻辑电平时,所述延迟I/O脉冲发生电路从所述延迟命令脉冲产生所述第一延迟I/O脉冲;以及
其中,当所述第一延迟地址锁存信号具有第二逻辑电平时,所述延迟I/O脉冲发生电路从所述延迟命令脉冲产生所述第二延迟I/O脉冲。


15.根据权利要求1所述的半导体器件,
其中,所述驱动控制脉冲包括第一驱动控制脉冲至第四驱动控制脉冲;以及
其中,所述I/O线驱动控制电路基于第一延迟I/O脉冲和第二延迟I/O脉冲、第一延迟地址锁存信号和第二延迟地址锁存信号以及第一存储体I/O脉冲至第四存储体I/O脉冲来产生所述第一驱动控制脉冲至第四驱动控制脉冲。


16.根据权利要求15所述的半导体器件,其中,所述I/O线驱动控制电路包括:
计数脉冲发生电路,其被配置为基于通过将所述第一存储体I/O脉冲至所述第四存储体I/O脉冲合成而产生的合成I/O脉冲和通过将所述第一延迟I/O脉冲和所述第二延迟I/O脉冲合成而产生的合成延迟I/O脉冲来从所述第二延迟地址锁存信号产生计数脉冲;
采样信号发生电路,其被配置为基于所述计数脉冲来从所述第一延迟地址锁存信号产生第一采样信号至第四采样信号;以及
驱动控制脉冲发生电路,其被配置为基于所述第一采样信号至所述第四采样信号和第一存储体合成脉冲至第四存储体合成脉冲来产生所述第一驱动控制脉冲至所述第四驱动控制脉冲。


17.根据权利要求16所述的半导体器件,
其中,所述计数脉冲发生电路在所述合成I/O脉冲被产生时...

【专利技术属性】
技术研发人员:尹荣俊金显承
申请(专利权)人:爱思开海力士有限公司
类型:发明
国别省市:韩国;KR

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